本發(fā)明涉及圖像傳感器技術(shù)領(lǐng)域，具體涉及一種利用電阻結(jié)構(gòu)的斜坡信號(hào)發(fā)生器。

背景技術(shù)：

斜坡信號(hào)發(fā)生器在現(xiàn)在的集成電路芯片中應(yīng)用較多，其主要應(yīng)用在模擬電路中，例如Σ-ΔADC、積分型ADC中，特別是積分型ADC中，斜坡信號(hào)發(fā)生器輸出的斜坡信號(hào)作為ADC的參考電壓，其精度決定了整個(gè)ADC的精度，所以，高精度的斜坡信號(hào)發(fā)生器是模擬電路設(shè)計(jì)中的一個(gè)很重要的模塊。

傳統(tǒng)的斜坡信號(hào)發(fā)生器主要有數(shù)字模擬轉(zhuǎn)換器(DAC)結(jié)構(gòu)和積分器結(jié)構(gòu)。積分器結(jié)構(gòu)包括電阻電容(RC)結(jié)構(gòu)和開關(guān)電容結(jié)構(gòu)，RC結(jié)構(gòu)需要消耗較大的面積，其輸出斜坡信號(hào)的斜率受電阻和電容的絕對(duì)值的影響，因而芯片間差異較大，開關(guān)電容結(jié)構(gòu)容易受電荷注入、時(shí)鐘饋通等非理想因素影響。DAC電路包括電阻結(jié)構(gòu)、電容結(jié)構(gòu)、電流舵結(jié)構(gòu)，電容結(jié)構(gòu)DAC需要消耗較大的面積，電流舵結(jié)構(gòu)DAC在需要做到高精度時(shí)也需要消耗較大的面積和功耗，電阻串結(jié)構(gòu)DAC相對(duì)來說結(jié)構(gòu)簡單，精度較高。

電阻串結(jié)構(gòu)的DAC電路單調(diào)性較好，且電阻相對(duì)于電容來說消耗的面積更小。本發(fā)明是在傳統(tǒng)的電阻串結(jié)構(gòu)的DAC電路的基礎(chǔ)上做了改進(jìn)，為簡單起見，下面的說明主要以3bit的DAC結(jié)構(gòu)為例說明。圖1和圖2所示分別為兩種傳統(tǒng)的電阻串結(jié)構(gòu)的DAC電路結(jié)構(gòu)。如圖1所示，該DAC電路在電阻串上產(chǎn)生不同的電壓，然后通過三級(jí)開關(guān)選通一個(gè)電壓，該電壓經(jīng)模擬緩沖電路后輸出，輸入控制碼b2b1b0依次從全0變化至全1，則可輸出斜坡電壓信號(hào)，但該電路由于電壓節(jié)點(diǎn)至模擬緩沖器輸入端的路徑較長，寄生電阻電容較大，因而該結(jié)構(gòu)的速度收到很大限制，另外，由于輸入碼變化時(shí)不可能完全同步，所以可能會(huì)出現(xiàn)兩個(gè)電壓節(jié)點(diǎn)短暫短接的可能，這樣會(huì)造成輸出電壓較大的毛刺，影響了輸出信號(hào)的精度。圖2所示電阻串DAC結(jié)構(gòu)中將圖1中所示的三級(jí)開關(guān)減少至一個(gè)開關(guān)，并使用譯碼器對(duì)輸入數(shù)字碼進(jìn)行譯碼，替代開關(guān)網(wǎng)絡(luò)，使寄生電阻和寄生電容顯著降低，轉(zhuǎn)換速度得到明顯改善，但這種結(jié)構(gòu)仍然可能會(huì)使輸出出現(xiàn)毛刺，且當(dāng)需要的臺(tái)階增多時(shí)，譯碼器結(jié)構(gòu)更加復(fù)雜，另外，當(dāng)需要的臺(tái)階不是2N(N為整數(shù))時(shí)，譯碼器結(jié)構(gòu)會(huì)更加復(fù)雜。

如何在電阻串結(jié)構(gòu)DAC實(shí)現(xiàn)的斜坡發(fā)生器的基礎(chǔ)上，改進(jìn)結(jié)構(gòu)和電路，解決掉以上提到的一些問題，對(duì)于高精度斜坡發(fā)生器的實(shí)現(xiàn)很重要。

技術(shù)實(shí)現(xiàn)要素：

為了克服以上問題，本發(fā)明旨在提供一種利用電阻結(jié)構(gòu)的高精度斜坡信號(hào)發(fā)生器。

為了達(dá)到上述目的，本發(fā)明提供了一種一種斜坡信號(hào)發(fā)生器，包括：移位寄存器模塊、移位寄存器控制模塊、電阻陣列、開關(guān)以及模擬電壓緩沖器；其中，電阻陣列與開關(guān)一一對(duì)應(yīng)連接，移位寄存器模塊控制各個(gè)開關(guān)的啟閉，移位寄存器控制模塊向移位寄存器模塊發(fā)送動(dòng)作執(zhí)行信號(hào)；移位寄存器控制模塊的啟閉由時(shí)鐘信號(hào)和開始信號(hào)來控制；將開關(guān)導(dǎo)通的連線均連接至一節(jié)點(diǎn)(V-SEL)，該節(jié)點(diǎn)與模擬電壓緩沖器的輸入端相連，模擬電壓緩沖器的輸出端向外輸出電壓信號(hào)。

優(yōu)選地，所述動(dòng)作執(zhí)行信號(hào)包括斜坡開始信號(hào)(ST)，復(fù)位信號(hào)(RST)，第一時(shí)鐘信號(hào)(CKS1)，第一時(shí)鐘信號(hào)的反相第二時(shí)鐘信號(hào)(CKS2)，第二時(shí)鐘信號(hào)的反相偶數(shù)單元選通信號(hào)(CK-EVEN)和奇數(shù)單元選通信號(hào)(CK-ODD)。

優(yōu)選地，所述移位寄存器模塊由多個(gè)單元級(jí)聯(lián)而成，級(jí)聯(lián)的單元的個(gè)數(shù)由所需的電壓臺(tái)階的個(gè)數(shù)決定。

優(yōu)選地，所述級(jí)聯(lián)的單元分為奇數(shù)單元和偶數(shù)單元，奇數(shù)單元所連接的信號(hào)和偶數(shù)單元所連接的信號(hào)不一樣。

優(yōu)選地，移位寄存器模塊中的每個(gè)所述單元由1個(gè)或非門、1個(gè)與門、1個(gè)反相器和2個(gè)開關(guān)組成；開關(guān)采用CMOS互補(bǔ)傳輸門實(shí)現(xiàn)。

優(yōu)選地，所述移位寄存器控制模塊包括：時(shí)鐘信號(hào)輸入端(CLK)、開始信號(hào)輸入端(START)，非交疊時(shí)鐘產(chǎn)生電路和多個(gè)觸發(fā)器(DFF)；時(shí)鐘信號(hào)輸入端與開始信號(hào)輸入端均與第一個(gè)觸發(fā)器相連接，所述第一個(gè)觸發(fā)器與非交疊時(shí)鐘產(chǎn)生電路相連接，開始信號(hào)輸入端與第二個(gè)觸發(fā)器相連，第二個(gè)觸發(fā)器與第三個(gè)觸發(fā)器相連，第三個(gè)觸發(fā)器與第四個(gè)觸發(fā)器相連，時(shí)鐘信號(hào)輸入端還控制第二個(gè)觸發(fā)器、第三個(gè)觸發(fā)器和第四個(gè)觸發(fā)器的工作，第二個(gè)觸發(fā)器用于采樣開始信號(hào)輸入端的信號(hào)，第三個(gè)觸發(fā)器和第四個(gè)觸發(fā)器將第二個(gè)觸發(fā)器的輸出信號(hào)延遲兩個(gè)時(shí)鐘周期，第四個(gè)觸發(fā)器的輸出經(jīng)反相器后與第二個(gè)觸發(fā)器的輸出一同連接至一與非門，所述與非門連接輸出端。

優(yōu)選地，非交疊產(chǎn)生電路具有兩個(gè)非交疊時(shí)鐘電路(CK-EVEN、CK-ODD)、相互之間具有周期間隔的兩個(gè)時(shí)鐘及二者的反向時(shí)鐘。

本發(fā)明利用電阻結(jié)構(gòu)實(shí)現(xiàn)的高精度斜坡信號(hào)發(fā)生器的優(yōu)點(diǎn)包括：電路結(jié)構(gòu)簡單，節(jié)省了面積；避免了相鄰選通信號(hào)間的交疊，從而避免了傳統(tǒng)結(jié)構(gòu)中由于選通信號(hào)交疊而可能出現(xiàn)的輸出電壓的毛刺，提高了輸出斜坡電壓信號(hào)的精度；由于選通信號(hào)的路徑延時(shí)較短，可以較傳統(tǒng)結(jié)構(gòu)實(shí)現(xiàn)更高的速度；輸入信號(hào)較少，控制簡單。使用靈活，很方便實(shí)現(xiàn)輸出的臺(tái)階數(shù)不為偶數(shù)個(gè)。

附圖說明

圖1為一種傳統(tǒng)的3bit電阻串DAC結(jié)構(gòu)示意圖

圖2是一種改進(jìn)型傳統(tǒng)3bit電阻串DAC結(jié)構(gòu)示意圖

圖3是本發(fā)明的一個(gè)較佳實(shí)施例的利用電阻結(jié)構(gòu)實(shí)現(xiàn)的高精度斜坡信號(hào)發(fā)生器在有M個(gè)電壓臺(tái)階時(shí)的電路結(jié)構(gòu)示意圖

圖4是本發(fā)明的一個(gè)較佳實(shí)施例的利用電阻結(jié)構(gòu)實(shí)現(xiàn)的高精度斜坡信號(hào)發(fā)生器在有8個(gè)電壓臺(tái)階時(shí)的電路結(jié)構(gòu)示意圖

圖5是圖4所提出的電路中shift register模塊中的移位寄存器電路單元結(jié)構(gòu)圖

圖6是圖4所提出的電路中shift register模塊的電路結(jié)構(gòu)圖

圖7是圖4所提出的電路中shift register ctrl模塊的一種實(shí)現(xiàn)電路的結(jié)構(gòu)示意圖

圖8是圖4所示的電路結(jié)構(gòu)的內(nèi)部關(guān)鍵節(jié)點(diǎn)時(shí)序示意圖

具體實(shí)施方式

本發(fā)明中，斜坡信號(hào)發(fā)生器包括：移位寄存器模塊、移位寄存器控制模塊、多個(gè)電阻陣列、多個(gè)開關(guān)以及模擬電壓緩沖器；其中，如圖3所示，N個(gè)電阻陣列與開關(guān)一一對(duì)應(yīng)連接，移位寄存器模塊控制各個(gè)開關(guān)的啟閉，移位寄存器控制模塊向移位寄存器模塊發(fā)送動(dòng)作執(zhí)行信號(hào)；移位寄存器控制模塊的啟閉由時(shí)鐘信號(hào)和開始信號(hào)來控制；將開關(guān)導(dǎo)通的連線均連接至一節(jié)點(diǎn)V-SEL，該節(jié)點(diǎn)與模擬電壓緩沖器的輸入端相連，模擬電壓緩沖器的輸出端向外輸出電壓信號(hào)。

以下結(jié)合附圖4～8和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)說明。需說明的是，附圖均采用非常簡化的形式、使用非精準(zhǔn)的比例，且僅用以方便、清晰地達(dá)到輔助說明本實(shí)施例的目的。

本實(shí)施例中，以具有8個(gè)電壓臺(tái)階的斜坡信號(hào)發(fā)生器為例進(jìn)行說明，但這不用于限制本發(fā)明的范圍。

請參閱圖4，其中，OUT<0>～OUT<7>分別為控制選通V0～V7節(jié)點(diǎn)的電壓。本實(shí)施例的斜坡信號(hào)發(fā)生器包括：移位寄存器模塊、移位寄存器控制模塊、電阻陣列、開關(guān)以及模擬電壓緩沖器；其中，電阻陣列與開關(guān)一一對(duì)應(yīng)連接，移位寄存器模塊控制各個(gè)開關(guān)的啟閉，移位寄存器控制模塊向移位寄存器模塊發(fā)送動(dòng)作執(zhí)行信號(hào)；移位寄存器控制模塊的啟閉由時(shí)鐘信號(hào)和開始信號(hào)來控制；將開關(guān)導(dǎo)通的連線均連接至一節(jié)點(diǎn)(V-SEL)，該節(jié)點(diǎn)與模擬電壓緩沖器的輸入端相連，模擬電壓緩沖器的輸出端向外輸出電壓信號(hào)。本實(shí)施例中，動(dòng)作執(zhí)行信號(hào)包括斜坡開始信號(hào)(ST)，復(fù)位信號(hào)(RST)，第一時(shí)鐘信號(hào)(CKS1)，第一時(shí)鐘信號(hào)的反相第二時(shí)鐘信號(hào)(CKS2)，第二時(shí)鐘信號(hào)的反相偶數(shù)單元選通信號(hào)(CK-EVEN)和奇數(shù)單元選通信號(hào)(CK-ODD)。

請參閱圖6，移位寄存器模塊由但不限于為八個(gè)單元級(jí)聯(lián)而成，級(jí)聯(lián)的單元的個(gè)數(shù)由所需的電壓臺(tái)階的個(gè)數(shù)決定。這里，級(jí)聯(lián)的單元分為奇數(shù)單元和偶數(shù)單元，奇數(shù)單元所連接的信號(hào)和偶數(shù)單元所連接的信號(hào)不一樣，主要是為了使用非交疊時(shí)鐘。本實(shí)施例中，請參閱圖5，移位寄存器模塊中的每個(gè)所述單元由1個(gè)或非門、1個(gè)與門、1個(gè)反相器和2個(gè)開關(guān)組成；開關(guān)采用CMOS互補(bǔ)傳輸門實(shí)現(xiàn)。

圖7所示為移位寄存器控制模塊的電路結(jié)構(gòu)，移位寄存器控制模塊包括：時(shí)鐘信號(hào)輸入端(CLK)、開始信號(hào)輸入端(START)，非交疊時(shí)鐘產(chǎn)生電路和多個(gè)差分模塊(DFF)；時(shí)鐘信號(hào)輸入端與開始信號(hào)輸入端均與第一個(gè)觸發(fā)器相連接，第一個(gè)觸發(fā)器與非交疊時(shí)鐘產(chǎn)生電路相連接，開始信號(hào)輸入端與第二個(gè)觸發(fā)器相連，第二個(gè)觸發(fā)器與第三個(gè)觸發(fā)器相連，第三個(gè)觸發(fā)器與第四個(gè)觸發(fā)器相連，時(shí)鐘信號(hào)輸入端還控制第二個(gè)觸發(fā)器、第三個(gè)觸發(fā)器和第四個(gè)觸發(fā)器的工作，第二個(gè)觸發(fā)器用于采樣開始信號(hào)輸入端的信號(hào)，第三個(gè)觸發(fā)器和第四個(gè)觸發(fā)器將第二個(gè)觸發(fā)器的輸出信號(hào)延遲兩個(gè)時(shí)鐘周期，第四個(gè)觸發(fā)器的輸出經(jīng)反相器后與第二個(gè)觸發(fā)器的輸出一同連接至一與非門，與非門連接輸出端。其中，非交疊產(chǎn)生電路具有兩個(gè)非交疊時(shí)鐘電路(CK-EVEN、CK-ODD)、相互之間具有周期間隔的兩個(gè)時(shí)鐘及二者的反向時(shí)鐘。這里的移位寄存器控制模塊主要通過輸入時(shí)鐘信號(hào)CLK和斜坡產(chǎn)生的開始信號(hào)START產(chǎn)生移位寄存器所需要的控制信號(hào)。START信號(hào)為低時(shí)，DFF1處于reset狀態(tài)，輸出均為固定電平。START變?yōu)楦唠娖綍r(shí)，DFF1將CLK分頻，再通過非交疊時(shí)鐘產(chǎn)生電路產(chǎn)生兩相非交疊時(shí)鐘CK_EVEN、CK_ODD，CLK與節(jié)點(diǎn)6、7處的兩相交疊時(shí)鐘產(chǎn)生占空比均約為25％、高電平間隔約為半個(gè)CLK周期的兩個(gè)時(shí)鐘CKS1、CKS2，及其反向時(shí)鐘，具體波形見圖8。ST信號(hào)為移位寄存器開始傳遞的指示信號(hào)，產(chǎn)生方式為檢測START信號(hào)的上升沿，DFF2的作用為采樣START信號(hào)，DFF3、DFF4為將DFF2的輸出delay兩個(gè)CLK周期，再將DFF4的輸出信號(hào)的反向信號(hào)與DFF2的輸出信號(hào)做與非的邏輯，即得到低電平寬度為兩個(gè)CLK周期的ST信號(hào)。

圖4所示的本實(shí)施例的斜坡發(fā)生器的工作過程可結(jié)合圖6和圖8的波形圖說明。其中，CLK和START為輸入信號(hào)，通過移位寄存器控制模塊產(chǎn)生ST、RST、CKS1、CKS2、CK_EVEN、CK_ODD,其中RST、分別為START、CKS1、CKS2信號(hào)的反向信號(hào)，在波形圖中未標(biāo)出。首先由START信號(hào)產(chǎn)生ST信號(hào)，CKS1采樣ST低電平信號(hào)，圖6中所示的Cell<0>采樣ST低電平信號(hào)后輸出至節(jié)點(diǎn)42，然后Cell<1>由CKS2控制采樣節(jié)點(diǎn)42處的信號(hào)，Cell<2>在由CKS1控制采樣節(jié)點(diǎn)45處的信號(hào)。CKS1、CKS2交替采樣，如圖8所示，預(yù)留給采樣的時(shí)間至少有半個(gè)CLK周期，采樣時(shí)鐘頻率很容易做到高頻。由于移位寄存器傳遞的信號(hào)最終輸出至OUT<0>～OUT<7>還要與CK_ODD、CK_EVEN相與，而CK_ODD、CK_EVEN為非交疊時(shí)鐘，所以最終的OUT<0>～OUT<7>輸出也為高電平非交疊的信號(hào)。這樣斜坡發(fā)生器不會(huì)出現(xiàn)兩個(gè)電壓被同時(shí)選中的情況，因而大大減小了輸出信號(hào)的毛刺，提高了精度。END信號(hào)為移位寄存器最后的單元傳遞出的信號(hào)，可作為傳遞完畢的指示信號(hào)。

請?jiān)俅螀㈤唸D3，圖3為本發(fā)明的一個(gè)較佳實(shí)施例的電阻結(jié)構(gòu)實(shí)現(xiàn)的高精度斜坡信號(hào)發(fā)生器在有M個(gè)電壓臺(tái)階時(shí)的電路結(jié)構(gòu)示意圖，其中的移位寄存器(shift register)的單元個(gè)數(shù)為M個(gè)，每個(gè)單元的電路如圖4所示，移位寄存器控制(shift register ctrl)模塊的電路如圖6所示。臺(tái)階個(gè)數(shù)M按需要可以為任意整數(shù)，應(yīng)用較靈活。

雖然本發(fā)明已以較佳實(shí)施例揭示如上，然實(shí)施例僅為了便于說明而舉例而已，并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明精神和范圍的前提下可作若干的更動(dòng)與潤飾，本發(fā)明所主張的保護(hù)范圍應(yīng)以權(quán)利要求書為準(zhǔn)。