一種新型結構的高速時鐘數(shù)據(jù)恢復電路發(fā)明屬于集成電路技術領域，特別是高速串行數(shù)據(jù)接收端時鐘數(shù)據(jù)恢復的電路結構設計和方法。

背景技術：

隨著電子行業(yè)技術的發(fā)展，特別是在傳輸接口的發(fā)展上，數(shù)據(jù)帶寬越來越高，傳統(tǒng)并行接口的速度已經(jīng)不能滿足需求，取而代之的是速度更快的串行接口，串行數(shù)據(jù)通信能節(jié)約連線資源，對信號幅度的要求小，且信號之間的串擾小，傳輸速度高，廣泛應用于各種通信類和消費類串行標準如以太網(wǎng)，硬盤數(shù)據(jù)傳輸，高清影像傳輸?shù)鹊取?/p>

在串行通信系統(tǒng)中，時鐘數(shù)據(jù)恢復電路在接收端起著關鍵的作用，如圖1所示，它從輸入的串行數(shù)據(jù)流中提取出時鐘并且恢復出數(shù)據(jù)。時鐘數(shù)據(jù)恢復電路的性能直接制約著通信的質(zhì)量，其影響因素有很多，但結構的選擇是決定性因素。

如圖2所示，傳統(tǒng)的時鐘數(shù)據(jù)恢復電路是一個基于模擬反饋的閉環(huán)系統(tǒng)，它由線性鑒相器，電荷泵，環(huán)路濾波器，壓控振蕩器及解串器組成。線性鑒相器的輸出和輸入相位差成線性關系，它將數(shù)據(jù)與時鐘的相位信息輸出至電荷泵，經(jīng)由模擬環(huán)路濾波器處理后驅動壓控振蕩器，壓控振蕩器輸出高速時鐘用于鑒相器采樣。這種結構的缺點是反饋環(huán)路由模擬技術來完成，線性鑒相器隨著速度的提高而變得難于設計，而且不可避免地要用到包含電容的模擬環(huán)路濾波器，而電容在芯片中的實現(xiàn)，需要消耗大量的面積。

隨著CMOS工藝的不斷發(fā)展，芯片核心工作電壓不斷降低，已經(jīng)達到1.0V以下，這使得模擬電路設計變得更加困難，而器件最小線寬也在不斷減小，這使得數(shù)字電路的成本越來越低，所以采用數(shù)字電路替代模擬電路，盡量減少模擬元件的使用，這樣不僅有效解決電路的可靠性問題，同時也可以有效減少面積和功耗, 提高產(chǎn)品的競爭力。

技術實現(xiàn)要素：

本發(fā)明提出了一種新型結構的高速時鐘數(shù)據(jù)恢復電路，能夠很好的兼容深亞微米CMOS工藝，解決了深亞微米工藝核心電壓降低而導致的模擬電路設計難度加大和可靠性變差問題，而且還具有很好的工藝可移植性和靈活性，有效節(jié)省了面積和功耗，減低了制造成本。

本發(fā)明技術方案如下：

新型結構的高速時鐘數(shù)據(jù)恢復電路包含圖3所示的高速數(shù)字式鑒相器，數(shù)字環(huán)路濾波器，相位插值控制器，相位插值器及數(shù)據(jù)輸入緩沖器，數(shù)據(jù)解串器。

該時鐘數(shù)據(jù)恢復電路采用高速數(shù)字式鑒相器，其原理如圖4所示，相差為90度的兩相時鐘CKI和CKQ對高速串行數(shù)據(jù)進行雙沿采樣，依據(jù)對連續(xù)3個采樣點的結果進行異或處理而得到高速時鐘和串行數(shù)據(jù)間的相位關系，相位關系表現(xiàn)為超前時，鑒相器輸出一個UP脈沖，相位關系表現(xiàn)為滯后時，鑒相器輸出一個DWN脈沖，雙沿采樣導致連續(xù)采樣點會有圖4所示的A0，A1，A2和B0，B1，B2兩種情形，兩種情形的輸出做或邏輯形成鑒相器的最終輸出。

該時鐘數(shù)據(jù)恢復電路采用數(shù)字環(huán)路濾波器，其結構和原理如圖5所示，其數(shù)字式環(huán)路濾波器是對鑒相器的輸出進行濾波處理，分為兩級，第一級負責將連續(xù)的相位超前和滯后控制信息進行半速降采樣處理，第二級負責可編程的低通濾波處理，其帶寬可根據(jù)實際應用進行調(diào)整或者編程。該濾波器采用全數(shù)字實現(xiàn)，無需使用電容等模擬器件。

該時鐘數(shù)據(jù)恢復電路采用相位插值控制器，其結構和原理如圖6所示，基于全數(shù)字實現(xiàn)，分為兩個模塊，用來產(chǎn)生滿足正交關系的數(shù)字三角波Alpha和Beta，其最大值和最小值為+1和-1，數(shù)字實現(xiàn)精度為4位到6位之間，該三角波由數(shù)字環(huán)路濾波器輸出UP1和DWN1驅動。

該時鐘數(shù)據(jù)恢復電路采用的相位插值器，其實現(xiàn)原理和實現(xiàn)方式如圖7和圖8所示，由兩個數(shù)字模擬轉換器和乘法器組成，相位插值控制器輸出Alpha和Beta經(jīng)由數(shù)字模擬轉換器轉換成模擬量后，分別與相差為90度的兩相時鐘CKI和CKQ相乘并求和，得到可以360度相位移動的高速采樣時鐘，用于數(shù)字鑒相器數(shù)據(jù)采樣。插值器的具體實現(xiàn)方式如圖8所示，包含兩個數(shù)模轉換器及兩個N型MOS差分對，輸出負載采樣電阻方式。

附圖說明

圖1 背景技術時鐘數(shù)據(jù)恢復電路結構圖。

圖 2背景技術傳統(tǒng)時鐘數(shù)據(jù)恢復電路結構圖。

圖3本發(fā)明高速時鐘數(shù)據(jù)恢復電路結構圖。

圖4本發(fā)明數(shù)字式鑒相器時序及原理示意圖。

圖5本發(fā)明數(shù)字環(huán)路濾波器結構及時序圖。

圖6本發(fā)明相位插值控制器結構及原理示意圖。

圖 7 本發(fā)明相位插值器實現(xiàn)原理示意圖。

圖 8 本發(fā)明相位插值器電路實現(xiàn)方式示意圖。

具體實施方式

下面結合附圖對本發(fā)明的具體實施方式做進一步的說明。

如圖3所示，高速串行數(shù)據(jù)經(jīng)過輸入數(shù)據(jù)緩沖器整形后，進入高速鑒相器，相差為90度的高速時鐘CKI和CKQ對串行數(shù)據(jù)進行雙沿采樣，依據(jù)對連續(xù)3個采樣點的結果進行異或處理而得到高速時鐘和串行數(shù)據(jù)間的相位關系。鑒相器輸出的UP和DWN控制信號進入數(shù)字環(huán)路濾波器進行濾波處理，處理后的UP1和DWN1驅動相位插值控制器，產(chǎn)生對應控制信息驅動相位插值器，相位插值器輸出的高速時鐘進入鑒相器，從而形成了一個負反饋的閉環(huán)系統(tǒng)，最終高速時鐘和數(shù)據(jù)的相位關系鎖定在一個合適的值，實現(xiàn)時鐘和數(shù)據(jù)的恢復。

高速鑒相器采用雙沿采樣，使得該結構所需要的高速時鐘頻率只需要串行數(shù)據(jù)率的一半即可。如圖4所示，連續(xù)三點的采樣時鐘可以有兩種組合：其一為CKI的上升沿，CKQ的上升沿和CKI的下降沿，兩個采樣點分別記為A0，A1，A2，分別用A0與A1異或和A1與A2異或產(chǎn)生相位超前UP和滯后DWN的信息，如果時鐘超前于數(shù)據(jù)，那么UP _I將輸出高電平，DWN_I輸出低電平，反之則反；另外一個組合是CKI的下降沿，CKQ的下降沿和CKI的上升沿，原理同上，產(chǎn)生UP_Q和DWN_Q的相位信息。鑒相器的最終輸出將綜合這兩種組合的結果，提高鑒相器的準確性。

數(shù)字環(huán)路濾波器分為兩級，第一級負責將連續(xù)的相位超前UP信號和滯后DWN信號進行半速降采樣處理，將連續(xù)的兩個UP或者DWN信號濾除掉一個，形成有足夠邊沿信息的UP0和DWN0信號，第二級負責可編程的低通濾波處理，其帶寬可根據(jù)實際應用進行調(diào)整或者編程，如圖5所示。

相位插值控制器為全數(shù)字實現(xiàn)，分為兩個模塊，用來產(chǎn)生滿足正交關系的數(shù)字三角波Alpha和Beta。如果連續(xù)的UP1或者DWN1信號輸入，相位插值控制器將輸出滿足正交關系的數(shù)字三角波形狀，如圖6所示。正常環(huán)路鎖定情況下，UP1和DWN1信號將會基本等概率出現(xiàn)，控制器輸出將圍繞在某一固定值附近微小變動。

相位插值器的實現(xiàn)原理和實現(xiàn)方式如圖7和圖8所示，由兩個數(shù)字模擬轉換器和乘法器組成，相位插值控制器輸出Alpha和Beta經(jīng)由數(shù)字模擬轉換器轉換成模擬量后，分別與相差為90度的兩相時鐘CKI和CKQ相乘并求和，得到可以360度相位移動的高速采樣時鐘，這里的CKI和CKQ由其它時鐘單元產(chǎn)生，不在本專利范圍之內(nèi)。如果UP1信號為高，DWN1為低時，相位插值器的輸出時鐘將逆時鐘轉動，實現(xiàn)相位的滯后移動，反之則反。

插值器的具體實現(xiàn)方式如圖8所示，包含兩個數(shù)模轉換器及兩個N型MOS差分對，輸出負載采樣電阻方式，數(shù)模轉換器的增益等參數(shù)依據(jù)傳輸速率的高低設定。