技術(shù)特征：

1.一種用于觸發(fā)器的設(shè)備，包括：

多米諾邏輯觸發(fā)器，包括用于多米諾邏輯觸發(fā)器中將被預(yù)充電的所有節(jié)點(diǎn)的單標(biāo)尾晶體管，其中，單標(biāo)尾晶體管包括標(biāo)尾節(jié)點(diǎn)；

預(yù)充電晶體管，連接到標(biāo)尾節(jié)點(diǎn)，以在評(píng)估周期之前對(duì)標(biāo)尾節(jié)點(diǎn)進(jìn)行預(yù)充電。

2.如權(quán)利要求1所述的設(shè)備，其中，觸發(fā)器是置位復(fù)位(SR)觸發(fā)器。

3.如權(quán)利要求1所述的設(shè)備，其中，多米諾邏輯觸發(fā)器包括：

第一晶體管，包括：連接到電源電壓VDD的第一端子、用于接收時(shí)鐘信號(hào)(CK)的第二端子、第三端子；

第二晶體管，包括：連接到VDD的第一端子、用于接收內(nèi)部信號(hào)data的第二端子、用于輸出內(nèi)部信號(hào)的第三端子；

第三晶體管，包括：連接到第一晶體管的第三端子的第一端子、用于接收選擇信號(hào)(SE)的第二端子、第三端子；

第四晶體管，包括：連接到第二晶體管的第三端子的第一端子、用于接收外部數(shù)據(jù)輸入(D)的第二端子、連接到第三晶體管的第三端子的第三端子；

第五晶體管，包括：連接到第三晶體管的第三端子的第一端子、連接到第二晶體管的第二端子的第二端子、第三端子；

第六晶體管，包括：連接到第一晶體管的第三端子的第一端子、第二端子、連接到第五晶體管的第三端子的第三端子；

第一反相器，包括：連接到第一晶體管的第三端子的輸入、連接到第六晶體管的第二端子的輸出；

第七晶體管，包括：連接到VDD的第一端子、用于接收時(shí)鐘信號(hào)(CK)的第二端子；連接到第二晶體管的第二端子的第三端子；

第八晶體管，包括：連接到VDD的第一端子、連接到第二晶體管的第三端子的第二端子、連接到第七晶體管的第三端子的第三端子；

第九晶體管，包括：連接到第七晶體管的第三端子的第一端子、連接到第一晶體管的第三端子的第二端子、第三端子；

第十晶體管，包括：連接到第九晶體管的第三端子的第一端子、第二端子、連接到第五晶體管的第三端子的第三端子；

邏輯門，包括：連接到第四晶體管的第二端子的第一輸入、連接到第三晶體管的第二端子的第二輸入、連接到第十晶體管的第二端子的輸出；

第十一晶體管，包括：連接到第八晶體管的第三端子的第一端子、第二端子、連接到第十晶體管的第三端子的第三端子；

第二反相器，包括：連接到第七晶體管的第三端子的輸入、連接到第十一晶體管的第二端子的輸出；

第十二晶體管，包括：連接到VDD的第一端子、連接到第二晶體管的第三端子的第二端子、第三端子；

第十三晶體管，包括：連接到第十二晶體管的第三端子的第一端子、連接到第一晶體管的第二端子的第二端子、第三端子；

第十四晶體管，包括：連接到第十三晶體管的第三端子的第一端子、連接到第十二晶體管的第二端子的第二端子、連接到地的第三端子；

第十五晶體管，包括：連接到VDD的第一端子、第二端子、第三端子；

第十六晶體管，包括：連接到第十五晶體管的第三端子的第一端子、連接到第一晶體管的第二端子的第二端子、產(chǎn)生觸發(fā)器的第一輸出q的第三端子；

第十七晶體管，包括：連接到第十六晶體管的第三端子的第一端子、連接到第十五晶體管的第二端子的第二端子、連接到第十三晶體管的第三端子的第三端子；

第三反相器，包括：連接到第十二晶體管的第三端子的輸入、連接到第十五晶體管的第二端子的輸出；

第四反相器，包括：連接到第十六晶體管的第三端子的輸入、產(chǎn)生觸發(fā)器的第二輸出QN的輸出。

4.如權(quán)利要求3所述的設(shè)備，其中，預(yù)充電晶體管包括：連接到VDD的第一端子、連接到第一晶體管的第二端子的第二端子、連接到第五晶體管的第三端子的第三端子，

其中，單標(biāo)尾晶體管包括：連接到預(yù)充電晶體管的第三端子的第一端子、連接到預(yù)充電晶體管的第二端子的第二端子、連接到地的第三端子。

5.如權(quán)利要求4所述的設(shè)備，其中，第一晶體管、第二晶體管、第七晶體管、第八晶體管、第十二晶體管、第十五晶體管、第十六晶體管和預(yù)充電晶體管均為p溝道金屬氧化物半導(dǎo)體PMOS晶體管。

6.如權(quán)利要求4所述的設(shè)備，其中，第三晶體管、第四晶體管、第五晶體管、第六晶體管、第九晶體管、第十晶體管、第十一晶體管、第十三晶體管、第十四晶體管、第十七晶體管和單標(biāo)尾晶體管均為n溝道金屬氧化物半導(dǎo)體NMOS晶體管。

7.如權(quán)利要求5所述的設(shè)備，其中，每個(gè)PMOS晶體管的第一端子和第三端子是源極端子或漏極端子，其中，每個(gè)PMOS晶體管的第二端子是柵極端子。

8.如權(quán)利要求6所述的設(shè)備，其中，每個(gè)NMOS晶體管的第一端子和第三端子是源極端子或漏極端子，其中，每個(gè)NMOS晶體管的第二端子是柵極端子。

9.如權(quán)利要求3所述的設(shè)備，其中，邏輯門是或非門。

10.一種用于觸發(fā)器的設(shè)備，包括：

多米諾邏輯觸發(fā)器；

組合邏輯，被配置為結(jié)合電路事件對(duì)互補(bǔ)信號(hào)進(jìn)行評(píng)估。

11.如權(quán)利要求10所述的設(shè)備，其中，觸發(fā)器是置位復(fù)位(SR)觸發(fā)器。

12.如權(quán)利要求10所述的設(shè)備，其中，多米諾邏輯觸發(fā)器包括：

第一晶體管，包括：連接到電源電壓VDD的第一端子、用于接收時(shí)鐘信號(hào)(CK)的第二端子、第三端子；

第二晶體管，包括：連接到VDD的第一端子、用于接收內(nèi)部信號(hào)data的第二端子、用于輸出內(nèi)部信號(hào)的第三端子；

第三晶體管，包括：連接到第一晶體管的第三端子的第一端子、用于接收外部數(shù)據(jù)輸入(D)的第二端子、第三端子；

第四晶體管，包括：連接到第二晶體管的第三端子的第一端子、用于接收外部選擇信號(hào)(SE)的第二端子、連接到第三晶體管的第三端子的第三端子；

第五晶體管，包括：連接到第三晶體管的第三端子的第一端子、連接到第一晶體管的第二端子的第二端子、第三端子；

第六晶體管，包括：連接到第五晶體管的第三端子的第一端子、連接到第二晶體管的第二端子的第二端子、連接到地的第三端子；

第七晶體管，包括：連接到第一晶體管的第三端子的第一端子、第二端子、第三端子；

第一反相器，包括：連接到第一晶體管的第三端子的輸入、連接到第七晶體管的第二端子的輸出；

第八晶體管，包括：連接到VDD的第一端子、用于接收邏輯輸入信號(hào)(SIN)的第二端子、第三端子；

第九晶體管，包括：連接到VDD的第一端子、連接到第四晶體管的第二端子的第二端子、連接到第八晶體管的第三端子的第三端子；

第十晶體管，包括：連接到第八晶體管的第三端子的第一端子、連接到第一晶體管的第二端子的第二端子、連接到第六晶體管的第二端子的第三端子；

第十一晶體管，包括：連接到VDD的第一端子、連接到第二晶體管的第三端子的第二端子、連接到第十晶體管的第三端子的第三端子；

第十二晶體管，包括：連接到第十晶體管的第三端子的第一端子、連接到第一晶體管的第三端子的第二端子、第三端子；

第十三晶體管，包括：連接到第十二晶體管的第三端子的第一端子、連接到第四晶體管的第二端子的第二端子、第三端子；

第十四晶體管，包括：連接到第十三晶體管的第三端子的第一端子、第二端子、第三端子；

第十五晶體管，包括：連接到第十四晶體管的第三端子的第一端子、連接到第十四晶體管的第二端子的第二端子、連接到地的第三端子；

第二反相器，包括：第一反相輸入、連接到第一反相輸入的第二反相輸入、連接到第一反相輸入的第三非反相輸入、連接到第十四晶體管的第二端子的輸出；

第一邏輯門，包括：連接到第八晶體管的第二端子的第一輸入、連接到第四晶體管的第二端子的第二輸入、連接到第二反相器的第一反相輸入的輸出；

第十六晶體管，包括：連接到第十二晶體管的第三端子的第一端子、第二端子、連接到第七晶體管的第三端子的第三端子；

第二邏輯門，包括：連接到第十一晶體管的第三端子的第一輸入、第二輸入、連接到第十六晶體管的第二端子的輸出；

第三邏輯門，包括：連接到第三晶體管的第二端子的第一輸入、連接到第四晶體管的第二端子的第二輸入、連接到第二邏輯門的第二輸入的輸出；

第十七晶體管，包括：連接到第十六晶體管的第三端子的第一端子、連接到第一晶體管的第二端子的第二端子、連接到地的第三端子；

第十八晶體管，包括：連接到VDD的第一端子、連接到第二晶體管的第三端子的第二端子、第三端子；

第十九晶體管，包括：連接到第十八晶體管的第三端子的第一端子、連接到第一晶體管的第二端子的第二端子、第三端子；

第二十晶體管，包括：連接到第十九晶體管的第三端子的第一端子、連接到第十八晶體管的第二端子的第二端子、連接到地的第三端子；

第二十一晶體管，包括：連接到VDD的第一端子、第二端子、第三端子；

第二十二晶體管，包括：連接到第二十一晶體管的第三端子的第一端子、連接到第一晶體管的第二端子的第二端子、產(chǎn)生觸發(fā)器的第一輸出q的第三端子；

第二十三晶體管，包括：連接到第二十二晶體管的第三端子的第一端子、連接到第二十一晶體管的第二端子的第二端子、連接到第十九晶體管的第三端子的第三端子；

第三反相器，包括：連接到第十八晶體管的第三端子的輸入、連接到第二十一晶體管的第二端子的輸出；

第四反相器，包括：連接到第二十二晶體管的第三端子的輸入、連接到觸發(fā)器的第二輸出QN的輸出。

13.如權(quán)利要求12所述的設(shè)備，其中，第一晶體管、第二晶體管、第八晶體管、第九晶體管、第十晶體管、第十一晶體管、第十八晶體管、第二十一晶體管和第二十二晶體管均為p溝道金屬氧化物半導(dǎo)體PMOS晶體管。

14.如權(quán)利要求12所述的設(shè)備，其中，第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第十二晶體管、第十三晶體管、第十四晶體管、第十五晶體管、第十六晶體管、第十七晶體管、第十九晶體管、第二十晶體管和第二十三晶體管均為n溝道金屬氧化物半導(dǎo)體NMOS晶體管。

15.如權(quán)利要求13所述的設(shè)備，其中，每個(gè)PMOS晶體管的第一端子和第三端子是源極端子或漏極端子，其中，每個(gè)PMOS晶體管的第二端子是柵極端子。

16.如權(quán)利要求14所述的設(shè)備，其中，每個(gè)NMOS晶體管的第一端子和第三端子是源極端子或漏極端子，其中，每個(gè)NMOS晶體管的第二端子是柵極端子。

17.如權(quán)利要求12所述的設(shè)備，其中，第一邏輯門是與非門。

18.如權(quán)利要求12所述的設(shè)備，其中，第二邏輯門是與非門。

19.如權(quán)利要求12所述的設(shè)備，其中，第三邏輯門是或門。