專利名稱：具有加速估算路徑的n多米諾輸出閂鎖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于動態(tài)邏輯電路與多米諾邏輯電路，且特別是關(guān)于一種具有加速估算路徑的N多米諾輸出閂鎖器。
背景技術(shù)：
最近幾年來，多米諾電路(domino circuit)的使用逐漸頻繁，原因是它們在集成電路設(shè)計上的速度優(yōu)勢。典型的多米諾輸出閂鎖器(dominooutput latch)是由三部分組成1)估算級(evaluation stage)，其中包含一個在半個時鐘周期(clock cycle)內(nèi)預(yù)先充電到特定狀態(tài)的估算接點(evaluation node)。而且這個估算接點的狀態(tài)可在另外半個時鐘周期內(nèi)，根據(jù)估算級內(nèi)的函數(shù)估算邏輯電路(function evaluation logic)的至少一個輸入端的狀態(tài)而改變。2)閂鎖級(latching stage)，在一閂鎖接點(latch node)閂鎖一估算接點所呈現(xiàn)的估算狀態(tài)(evaluated state)。3)緩沖級(buffering stage)或互補級(inverting stage)，調(diào)整閂鎖節(jié)點的狀態(tài)，以做為輸出信號，供應(yīng)給后面的邏輯電路。多米諾電路的速度很快，是因為用來產(chǎn)生輸出信號的信號(也就是估算接點的狀態(tài))已經(jīng)預(yù)先充電(也就是預(yù)先設(shè)定)到邏輯電位，而且也是因為函數(shù)估算邏輯電路只包含一種邏輯裝置，也就是N通道裝置(N-channel device)或P通道裝置(P-channeldevice)。多米諾電路相對于傳統(tǒng)互補式金氧半導(dǎo)體(ComplementaryMetal-Oxide Semiconductor，CMOS)靜態(tài)邏輯電路(static logic)的速度優(yōu)勢，是來自降低的輸入電容(input capacitance)、更低的開關(guān)臨界電壓(switching threshold level)、以及沒有寄生擴散電容(parasiticdiffusion capacitance)存在于估算邏輯電路的輸出端。設(shè)計工程師發(fā)現(xiàn)多米諾電路特別適合非常高速，以及對反應(yīng)時間有很嚴格要求的應(yīng)用，比如微處理器(microprocessor)與數(shù)字信號處理(digital signalprocessing)。
雖然有相對于傳統(tǒng)CMOS邏輯電路的速度優(yōu)勢，時下的多米諾閂鎖器(domino latch)的數(shù)據(jù)到輸出時間(data-to-output time)是三個階段的裝置延遲(也稱為“閘極延遲”(gate delay))總和。其中一個階段的延遲是來自估算級，另一個階段的延遲來自閂鎖級，最后一個階段的延遲來自緩沖級。以今日制程在90納米(nanometer)以下的集成電路而言，每一階段的閘極延遲大約有15到20微微秒(picoseconds，ps)，結(jié)果全部的數(shù)據(jù)到輸出時間大約為45到60ps，相當(dāng)于今日專為高階應(yīng)用而設(shè)計的集成電路的1/3個時鐘周期。
因此，有需要發(fā)展一種新的多米諾閂鎖器，其具有上述習(xí)知優(yōu)點，而又具有較短的數(shù)據(jù)到輸出時間。
因此，有必要發(fā)展一種具有加速評量路徑的多米若諾閂鎖器，以滿足對反應(yīng)時間限制嚴格的需求。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一實施例的一種N多米諾閂鎖器，包括N估算邏輯電路(evaluation N-logic)、閂鎖邏輯電路(latching logic)、維持邏輯電路(keeper logic)以及加速邏輯電路(acceleration logic)。N估算邏輯電路藉由一預(yù)先充電接點(pre-charged node)耦接于第一P通道裝置，根據(jù)至少一個輸入數(shù)據(jù)信號(input data signal)估算一邏輯函數(shù)(logicfunction)。閂鎖邏輯電路耦接于并且回應(yīng)于一時鐘信號以及預(yù)先充電接點。閂鎖邏輯電路在時鐘信號的第一邊緣與第二邊緣之間的估算時段(evaluation period)內(nèi)，根據(jù)預(yù)先充電接點的狀態(tài)控制一閂鎖接點的狀態(tài)。閂鎖邏輯電路在估算時段之外使閂鎖接點呈現(xiàn)三態(tài)狀況(tri-statecondition)。維持邏輯電路耦接于閂鎖接點，于三態(tài)狀況呈現(xiàn)之時維持閂鎖接點狀態(tài)，并于一互補式閂鎖接點(complementary latch node)提供閂鎖接點的互補狀態(tài)(complementary state)。加速邏輯電路耦接于并且回應(yīng)于預(yù)先充電接點與互補式閂鎖接點，并且控制一輸出接點(output node)的狀態(tài)。
本發(fā)明的又一實施例亦提出一種N多米諾閂鎖電路，包括N估算邏輯電路、閂鎖邏輯電路、以及加速邏輯電路。N估算邏輯電路藉由一預(yù)先充電接點耦接于第一P通道裝置，根據(jù)至少一個輸入數(shù)據(jù)信號估算一邏輯函數(shù)，其中第一P通道裝置有一閘極(gate)以接收時鐘信號，以及汲極(drain)與源極耦接于一源極(source)電壓與預(yù)先充電接點之間。閂鎖邏輯電路耦接于并且回應(yīng)于一時鐘信號與預(yù)先充電接點。閂鎖邏輯電路在上述時鐘信號的第一邊緣與第二邊緣之間的估算時段內(nèi)，根據(jù)預(yù)先充電接點的狀態(tài)控制一閂鎖接點的狀態(tài)，并且在估算時段之外使閂鎖接點呈現(xiàn)三態(tài)狀況。亦有維持邏輯電路，用以在三態(tài)狀況呈現(xiàn)之時維持閂鎖接點狀態(tài)，并在一互補式閂鎖接點提供閂鎖接點的互補狀態(tài)。加速邏輯電路耦接于并且回應(yīng)于預(yù)先充電接點與互補式閂鎖接點，并且控制一輸出接點的狀態(tài)。
本發(fā)明的另一實施例包括一種于N多米諾閂鎖電路之內(nèi)提供加速輸出的方法。此方法包括在一時鐘信號處于第一邏輯狀態(tài)時預(yù)先設(shè)定一預(yù)先充電接點；在時鐘信號轉(zhuǎn)變?yōu)榈诙壿嫚顟B(tài)時，動態(tài)估算一N邏輯函數(shù)以控制第一接點的邏輯狀態(tài)；根據(jù)一估算時段之內(nèi)所決定的預(yù)先充電接點的邏輯狀態(tài)，閂鎖一閂鎖接點的邏輯狀態(tài)，估算時段開始于時鐘信號轉(zhuǎn)變?yōu)榈诙壿嫚顟B(tài)時，且結(jié)束于時鐘信號下次轉(zhuǎn)變?yōu)榈谝贿壿嫚顟B(tài)時；將閂鎖接點的邏輯狀態(tài)予以互補(complement)，以提供一互補式(complementary)閂鎖接點；以及在估算時段之內(nèi)應(yīng)對預(yù)先充電接點的邏輯狀態(tài)，以加快加速輸出的呈現(xiàn)。
為讓本發(fā)明的上述和其他內(nèi)容、特征和優(yōu)點能更明顯易懂，下文特舉本發(fā)明的較佳實施例，并配合所附圖式，作詳細說明如下。


圖1為典型的傳統(tǒng)N多米諾輸出閂鎖器的示意說明圖，其說明N-多米諾電路的特性。
圖2為圖1當(dāng)中的傳統(tǒng)N多米諾輸出閂鎖器的操作時序圖。
圖3為根據(jù)本發(fā)明的一實施例的具有加速估算路徑的N多米諾輸出閂鎖器的示意圖。
圖4為根據(jù)本發(fā)明的另一實施例的具有加速估算路徑的N多米諾或閂鎖器的示意圖。
圖5為圖4當(dāng)中的N多米諾或閂鎖器的操作時序圖。
100傳統(tǒng)N多米諾輸出閂鎖器101、301、401估算級102、302、402閂鎖級103緩沖級104、304、404半維持電路105、305、405弱維持電路106、306N估算邏輯電路107、307輸入接點
108、308、408時鐘接點109、309、409預(yù)先充電接點110、310、410閂鎖接點111、312、412輸出接點200時序圖300具有加速估算路徑的N多米諾輸出閂鎖器303、403加速邏輯電路311、411互補式閂鎖接點400具有加速估算路徑的N多米諾或閂鎖器406第一輸入接點407第二輸入接點500時序圖具體實施方式
鑒于對速度要求極高的邏輯電路需要更好的多米諾閂鎖器(dominolatch)，本發(fā)明提出一種具有加速估算路徑(accelerated evaluate path)的N多米諾閂鎖器(N-domino latch)，可為簡單到復(fù)雜的邏輯估算函數(shù)(logic evaluation function)提供閂鎖輸出(latched output)，而且比先前技術(shù)快上許多，以下將參照圖1至圖5進行詳細說明。當(dāng)運用在需要以連續(xù)多階段方式進行大量邏輯函數(shù)估算的管線(pipeline)或其他高階架構(gòu)上時，本發(fā)明的一實施例的N多米諾閂鎖器可大量提高整體裝置的運算速度。
請參閱圖1所示，為一個典型的N多米諾輸出閂鎖器(output latch)100。N多米諾輸出閂鎖器100包括估算級(evaluation stage)101，其組成元件包括相疊的P通道(P-channel)與N通道(N-channel)裝置P1與N1，以及耦接于P1與N1之間的N估算邏輯電路(evaluation N-logic)106。P1的源極(source)耦接于電壓源VDD，汲極(drain)耦接于提供信號EQLOB的預(yù)先充電接點(pre-charged node)109。N估算邏輯電路106耦接于預(yù)先充電接點109以及N1的汲極。N1的源極電位零點。時鐘接點(clock node)108提供時鐘信號CLK至P1與N1的閘極(gate)。數(shù)量至少一個的輸入數(shù)據(jù)信號IN[N:1]經(jīng)由至少一個的輸入接點107輸入至N估算邏輯電路106。預(yù)先充電接點109耦接于半維持電路(half keeper circuit)104，其組成元件包括反相器(inverter)U4，其輸出端耦接于P通道裝置P3的閘極。P3的源極耦接于VDD，而P3的汲極則耦接于U4的輸入端以及預(yù)先充電接點109。
N估算邏輯電路106的組態(tài)是根據(jù)要在此處估算的邏輯函數(shù)而定，要注意的是，如同多米諾電路的設(shè)計原則，N估算邏輯電路106包含至少一個N通道裝置。舉例來說，簡單的N多米諾閂鎖器100的組成方式，是將一個N通道裝置(圖中未示)的汲極耦接到預(yù)先充電接點109，源極耦接到N1的汲極，并且將閘極耦接到單一的輸入信號IN1。另一個例子，N多米諾雙輸入(2-input)或閂鎖器(OR latch)的組成方式，是用兩個輸入信號IN1與IN2驅(qū)動兩個平行的N通道裝置(圖中未示)的閘極。N多米諾雙輸入及閂鎖器(AND latch)的組成方式，是用兩個輸入信號IN1與IN2驅(qū)動兩個相疊的N通道裝置(圖中未示)的閘極，依此類推。
估算級101耦接于閂鎖級(latching stage)102，后者包含相疊的P通道與N通道裝置P2、N2與N3。P2的源極耦接于源極電壓VDD，P2的汲極耦接于N2的汲極，構(gòu)成提供閂鎖信號(latch signal)Q的閂鎖接點110。N2的源極耦接于N3的汲極，N3的源極則電位零點。N2的閘極耦接于時鐘接點108，P2和N3的閘極耦接于預(yù)先充電接點109。
閂鎖級102耦接于緩沖級(buffering stage)103，后者包含反相器U1。U1的輸入端耦接于閂鎖接點110，以及由反相器U2和U3組成的弱維持電路(weak keeper circuit)105。U2的輸入端耦接于閂鎖接點110與U3的輸出端。U2的輸出端則耦接于U3的輸入端。緩沖級103的輸出端構(gòu)成提供輸出信號EQUALB的輸出接點111。雖然本實施例的N多米諾輸出閂鎖器的緩沖級103采用反相器U1，熟悉本發(fā)明所屬技術(shù)領(lǐng)域者應(yīng)該了解，U1可用非互補的緩沖器代替，以提供適當(dāng)?shù)妮敵鰻顟B(tài)給后續(xù)的邏輯電路。
熟悉本發(fā)明所屬技術(shù)領(lǐng)域者應(yīng)該了解，圖1所示的N多米諾輸出閂鎖器100，通常是用做一系列多米諾階段(domino stage)的最后一個階段，而且所有階段的輸出都會在時鐘信號CLK的同一個周期當(dāng)中完成估算。此外，熟悉本發(fā)明所屬技術(shù)領(lǐng)域者也應(yīng)該了解，將輸出信號耦接至接點107的上一個多米諾階段可能只包含一個類似估算級101的估算級，此時就不需要在此技術(shù)領(lǐng)域通稱為“接腳”(footer)的N通道裝置N1。因此，“無接腳”(footless)組態(tài)的N多米諾輸出閂鎖器100不會包含N1。
現(xiàn)在請參閱圖2所示，圖2繪示圖1的N多米諾輸出閂鎖器100的操作時序圖200，其中包含信號CLK、IN[N:1]、EQLOB、Q以及EQUALB跟隨時間的變化。在時間點T0，時鐘信號CLK處于邏輯低電位，N1關(guān)閉而P1導(dǎo)通，使信號EQLOB預(yù)先充電到邏輯高電位，以準備在CLK的上升緣(risingedge)估算信號IN[N:1]。在時鐘信號CLK處于邏輯低電位的半個周期中，裝置N3導(dǎo)通而P2與N2關(guān)閉，使得閂鎖接點110呈現(xiàn)三態(tài)狀況(tri-statecondition)。因此，當(dāng)閂鎖接點110呈現(xiàn)三態(tài)狀況，信號Q會被弱維持電路105維持在前一個狀態(tài)，也就是時序圖200當(dāng)中所繪示的邏輯低電位。如此一來，在輸出接點111的信號EQUALB會處于邏輯高電位。信號IN[N:1]通常在時鐘信號CLK處于邏輯低電位的半個周期當(dāng)中，也處于邏輯低電位，正如時間點T0所示，其原因就如同上面的討論，如圖1繪示的多米諾電路100通常使用串接方式，前一個多米諾電路的輸出信號就是下一個電路的輸入信號。于是在時間點T1，因為信號IN[N:1]處于邏輯低電位，N估算邏輯電路106之內(nèi)的N通道裝置會全部關(guān)閉。以下為了方便解說本發(fā)明，數(shù)量至少在一個以上的輸入信號IN[N:1]會被視為單一輸入信號IN1，它在上升至邏輯高電位時，會使N估算邏輯電路106所實施的邏輯函數(shù)被估算為真值(true)。
在下一個時間點T1，時鐘信號CLK上升至邏輯高電位，使得N1與N2導(dǎo)通，P1關(guān)閉。由于信號IN[N:1]在時間點T1處于邏輯低電位，N估算邏輯電路106之內(nèi)的N通道裝置會全部關(guān)閉，使信號EQLOB不受N估算邏輯電路106驅(qū)動。不過在此時，半維持電路104會維持信號EQLOB的邏輯高電位。如果在時鐘信號CLK處于邏輯高電位的半個周期當(dāng)中，輸入信號IN[N:1]之中有任何一個被驅(qū)動至使得N估算邏輯電路106將邏輯函數(shù)估算為真值的電位，如后面的時間點T2所示，N估算邏輯電路106所包含的至少一個N通道裝置會導(dǎo)通，N1也會導(dǎo)通，引起半維持電路104過載(overpower)，導(dǎo)致信號EQLOB經(jīng)由N估算邏輯電路106與N1放電至邏輯低電位，就如時間點T3所示。前面提到過的閘極延遲(gate delay)的一個階段，是來自N估算邏輯電路106。
當(dāng)信號EQLOB放電(或稱為“估算”)時，N3會關(guān)閉而P2會導(dǎo)通，使閂鎖信號Q上升至邏輯高電位，就如時間點T4所示。當(dāng)信號EQLOB的狀態(tài)推進到信號Q時，閂鎖級102會造成第二階段的閘極延遲。
反相器U1回應(yīng)于信號Q以驅(qū)動輸出信號EQUALB至邏輯低電位，如時間點T5所示。當(dāng)閂鎖信號Q的狀態(tài)透過反相器U1傳達至輸出信號EQUALB，緩沖級103會造成第三階段的閘極延遲。
多米諾電路通常是串接的，所以輸入信號IN[N:1]可在信號CLK升高之后與降回低電位之前的任何時間設(shè)立為高電位。在信號CLK升高之后與降回低電位之前的這一段時間，在本發(fā)明所屬的技術(shù)領(lǐng)域里稱為“估算時段”(evaluation period)。
接下來，信號CLK下降為低電位，輸入信號IN[N:1]也下降到低電位。P1再度將信號EQLOB預(yù)先充電為高電位，而閂鎖接點110出現(xiàn)三態(tài)狀況。弱維持電路105會維持信號Q的狀態(tài)，同時反相器U1會提供信號Q的互補狀態(tài)給信號EQUALB。
在接下來的時間點T6，信號CLK再度設(shè)立為邏輯高電位，而輸入信號IN[N:1]處于邏輯低電位，所以N1全導(dǎo)通，然而N估算邏輯電路106并不會進行估算。因此信號EQLOB不會放電，這樣會提供一條經(jīng)過裝置N2與N3，最后通往電位零點的放電路徑給信號Q。信號Q在時間點T7下降到低電位，信號EQUALB會在時間點T8上升到高電位。不過，熟悉本發(fā)明所屬技術(shù)領(lǐng)域者應(yīng)該知道，在時間點T6之后的時鐘信號CLK的半個周期中的任何一個時刻，將輸入信號IN[N:1]驅(qū)動至一個正確組合，使得N估算邏輯電路106的邏輯函數(shù)估算為真值，將導(dǎo)致信號EQLOB放電，而且會使信號Q升上高電位，同時使信號EQUALB降為低電位。
如圖1的N多米諾輸出閂鎖器100所例示的多米諾電路，速度比其他相同功能的電路更快，其中包括靜態(tài)電路在內(nèi)。原因包括多米諾電路的輸出是預(yù)先設(shè)定(例如預(yù)先充電)至一個邏輯狀態(tài)，N估算邏輯電路106的輸入電容較低，開關(guān)臨界電壓(switching threshold level)較低，而且N估算邏輯電路106的輸出端不含寄生擴散電容(parasitic diffusioncapacitance)。數(shù)據(jù)設(shè)定時間(data setup time)幾乎不存在，原因是計時機制(例如P1和N1)以及N估算邏輯電路106就整合在估算級101之內(nèi)。在本發(fā)明所屬技術(shù)領(lǐng)域具有通常技術(shù)者應(yīng)該知道，可以用更加復(fù)雜的估算邏輯電路(例如多輸入端的多工器(mux))充做N多米諾輸出閂鎖器100的N估算邏輯電路106，而不會對它的速度或相關(guān)功率限制有不良影響。
雖然多米諾輸出閂鎖器的速度很快，但是在保持速度的同時，也需要大量縮短N多米諾輸出閂鎖器100的數(shù)據(jù)到輸出時間(data-to-outputtime)。如圖2所示，目前的N多米諾輸出閂鎖器100的數(shù)據(jù)到輸出時間是三階段的閘極延遲相加的結(jié)果，其中一個階段來自估算級101，一個階段來自閂鎖級102，第三個階段來自緩沖級103。因此，本發(fā)明提出一種具有加速估算路徑的N多米諾輸出閂鎖器，與傳統(tǒng)的N多米諾輸出閂鎖器100相比之下，可縮短大約三分之一的數(shù)據(jù)到輸出時間。以下將參照圖3至圖5，解說此種具有加速估算路徑的N多米諾輸出閂鎖器的一個實施例。
請參閱圖3所示，為本發(fā)明所提出的N多米諾輸出閂鎖器的一個實施例(標(biāo)示為300)。如同圖1之中的傳統(tǒng)N多米諾輸出閂鎖器100，N多米諾輸出閂鎖器300有一個估算級301，其組成元件包括相疊的P通道裝置P1和N通道裝置N1，以及耦接于裝置P1與N1之間的N估算邏輯電路306。P1的源極耦接于電壓源VDD，汲極耦接至提供信號EQLOB的預(yù)先充電接點309。N估算邏輯電路306耦接于預(yù)先充電接點309以及N1的汲極。N1的源極電位零點。時鐘信號CLK經(jīng)由時鐘接點308輸入至P1與N1的閘極。數(shù)量為至少一個的輸入數(shù)據(jù)信號IN[N:1]經(jīng)由至少一個的輸入接點307輸入至N估算邏輯電路306。預(yù)先充電接點309耦接于半維持電路304，后者包含反相器U4，U4的輸出端耦接于P通道裝置P3的閘極。P3的源極耦接于VDD，P3的汲極耦接于U4的輸入端以及預(yù)先充電接點309。
和之前對于圖1的N多米諾閂鎖器100的討論大同小異，N估算邏輯電路306的組態(tài)是根據(jù)要在其上估算的邏輯函數(shù)而決定，依據(jù)多米諾電路的設(shè)計原理，N估算邏輯電路306包含至少一個N通道裝置。舉例來說，簡單的N多米諾閂鎖器300的組成方式，是將一個N通道裝置(圖中未示)的汲極耦接到預(yù)先充電接點309，源極耦接到P1的汲極，并且將閘極耦接到單一的輸入信號IN1。另一個例子，N多米諾雙輸入或閂鎖器的組成方式，是用兩個輸入信號IN1與IN2驅(qū)動兩個平行的N通道裝置(圖中未示)的閘極。以下將參照圖4討論這樣的一個裝置。而N多米諾雙輸入及閂鎖器的組成方式，是用兩個輸入信號IN1與IN2驅(qū)動兩個相疊的N通道裝置(圖中未示)的閘極。依此類推。
估算級301耦接于閂鎖級302，后者包含相疊的P通道與N通道裝置P2、N2與N3。P2的源極耦接于源極電壓VDD，P2的汲極耦接于N2的汲極，構(gòu)成提供閂鎖信號Q的閂鎖接點310。N2的源極耦接于N3的汲極，而N3的源極電位零點。N2的閘極耦接于時鐘接點308，P2與N3的閘極皆耦接于預(yù)先充電接點309。
閂鎖接點310耦接于弱維持電路305，后者包含反相器U2與U3。U3的輸入端耦接于閂鎖接點310以及U2的輸出端。U3的輸出端耦接于U2的輸入端，構(gòu)成提供互補式閂鎖信號QB的互補式閂鎖接點311。
與先前的N多米諾輸出閂鎖器不同的是，本實施例的估算級301和閂鎖級302皆耦接于加速邏輯電路303。本實施例的加速邏輯電路303包含反及閘(NAND gate)U1。U1的第一輸入端耦接于互補式閂鎖接點311，而U1的第二輸入端耦接于預(yù)先充電接點309。加速邏輯電路303的輸出端構(gòu)成提供輸出信號EQUALB的輸出接點312。雖然本實施例在加速邏輯電路303之內(nèi)采用有兩個輸入端的反及閘U1，實際上也可以采用別種邏輯裝置，例如反或閘(NOR gate)、互斥或閘(exclusive-OR gate)等等，或使用兩個以上的輸入端，以接收更多輸入信號。
N多米諾輸出閂鎖器300的典型應(yīng)用，是做為一系列多米諾階段的最后一個階段，其中每一階段的輸出都在時鐘信號CLK的同一個周期當(dāng)中完成估算。此外，如同圖1所示的N多米諾輸出閂鎖器100，熟悉本發(fā)明所屬技術(shù)領(lǐng)域者應(yīng)當(dāng)明了，將輸出信號耦接于接點307的前一個多米諾階段，可以僅包含一個類似估算級301的估算級，如此就不需要接腳裝置N1。所以，除了本實施例之外，本發(fā)明也包含不用接腳裝置N1的實施例。
在本實施例中，N多米諾閂鎖器300的加速估算路徑的組成方式，是將預(yù)先充電接點309直接連接于加速邏輯電路303，藉此繞過閂鎖級302，以去除當(dāng)N估算邏輯電路306估算為真值，使預(yù)先充電接點309降至邏輯低電位時，閂鎖級302所造成的閘極延遲。
圖4繪示本發(fā)明的另一個實施例，也就是具有加速估算路徑的N多米諾或閂鎖器400。只要將元件符號開頭的數(shù)字“4”換成“3”，N多米諾或閂鎖器400的組成元件就和圖3繪示的N多米諾輸出閂鎖器300的對應(yīng)元件完全一致。此外，圖3當(dāng)中的N多米諾輸出閂鎖器300的N估算邏輯電路306改成以兩個平行的N通道裝置N4與N5來實現(xiàn)，可在估算時段內(nèi)估算接收兩個輸入的或函數(shù)。第一輸入接點406耦接于N4的閘極，提供第一輸入信號IN1，而第二輸入接點407耦接于N5的閘極，提供第二輸入信號IN2。假如在估算時段內(nèi)，兩個輸入信號IN1與IN2其中有任何一個設(shè)立為邏輯高電位，電路所實施的或函數(shù)就會估算為真值，預(yù)先充電接點409就會經(jīng)由因為高電位的輸入信號而導(dǎo)通的N通道裝置N4或N5，以及N1而放電。要注意的是，除了本實施例的兩個N通道裝置之外，也可以采用更多平行的N通道裝置，以實現(xiàn)有更多輸入高的或輸出閂鎖器，如此并不會對數(shù)據(jù)到輸出時間產(chǎn)生不利影響。下面將參閱圖5所示，說明N多米諾雙輸入或閂鎖器400的操作情形。
圖5所示為N多米諾雙輸入或閂鎖器400的操作時序圖500，其中包含信號CLK、IN1、IN2、EQLOB、Q、QB以及EQUALB隨著時間的變化。在時間點T0，時鐘信號CLK處于低電位，N1關(guān)閉而P1導(dǎo)通，導(dǎo)致信號EQLOB充電至邏輯高電位，以準備在信號CLK的上升緣估算輸入信號IN1與IN2。在信號CLK處于低電位的半個周期當(dāng)中，裝置N3導(dǎo)通而裝置P2與N2關(guān)閉，使得閂鎖接點410呈現(xiàn)三態(tài)狀況。因此，當(dāng)閂鎖接點410處于三態(tài)狀況，弱維持電路405會將信號Q維持在前一個狀態(tài)，也就是時序圖500當(dāng)中所繪示的邏輯低電位，同時弱維持電路405也會將信號Q的互補信號QB維持在邏輯高電位。如此一來，由于信號EQLOB與QB都處于高電位，位在輸出接點412的信號EQUALB會處于邏輯低電位。在信號CLK處于低電位的半個周期當(dāng)中，輸入信號IN1與IN2通常也處于低電位，正如時間點T0所示。因此在時間點T1，由于輸入信號IN1與IN2都處于邏輯低電位，裝置N4與N5都會關(guān)閉。
在接下來的時間點T1，在時鐘信號CLK的第一個邊緣時，時鐘信號CLK設(shè)立為邏輯高電位，使得N1與N2導(dǎo)通而P1關(guān)閉。由于時間點T1之時兩個輸入信號IN1與IN2都處于低電位，裝置N4與N5都是關(guān)閉著，于是N4與N5不會驅(qū)動信號EQLOB到低電位。在這個時刻，半維持電路404會將信號EQLOB維持在高電位。如果在信號CLK處于高電位的半個周期當(dāng)中，輸入信號IN1與IN2其中有任何一個，或兩個都設(shè)立為高電位，就會使對應(yīng)的N通道裝置N4或N5導(dǎo)通，因而估算本實施例的電路所實施的或函數(shù)。在時間點T2，輸入信號IN1處于高電位，而IN2仍然停留在低電位，因此N5仍然關(guān)閉，此時信號EQLOB會經(jīng)由N4與N1通往電位零點的路徑放電，造成半維持電路404過載，導(dǎo)致信號EQLOB放電為邏輯低電位，如同時間點T3所示。此時估算級401會造成第一階段的閘極延遲。
當(dāng)信號EQLOB放電(或“估算”)時，N3會關(guān)閉而P2會導(dǎo)通，閂鎖信號Q會上升至邏輯高電位，如時間點T4所示。原本在這個時候，當(dāng)信號EQLOB的狀態(tài)推進到信號Q時，閂鎖級402會造成另一個階段的閘極延遲，就如時間點T4所示。但是和傳統(tǒng)的N多米諾輸出閂鎖器100不同，因為本發(fā)明提出的加速估算路徑在估算時段繞過了閂鎖級402，使信號EQLOB得以直接驅(qū)動加速邏輯電路403的第二輸入端，使輸出信號EQUALB在時間點T4也升上邏輯高電位。結(jié)果，本實施例在估算時只會出現(xiàn)兩階段的閘極延遲，和傳統(tǒng)的N多米諾輸出閂鎖器100相比之下，降低了三分之一的數(shù)據(jù)到輸出時間。
在時間點T5，互補式閂鎖信號QB下降到低電位，如此可保證輸出信號EQUALB在信號EQLOB預(yù)先充電時會保持在高電位。
如同在圖2的相關(guān)說明中所提到的，由于多米諾電路通常使用串接方式，輸入信號IN1與IN2可能在時鐘信號CLK升高之后與降回低電位之前的估算時段之內(nèi)的任何時刻設(shè)立為高電位。
在信號CLK的第二個邊緣時，信號CLK會降為邏輯低電位，而且第一輸入信號IN1也會降低。P1會再度將信號EQLOB預(yù)先充電到高電位，閂鎖接點410則處于三態(tài)狀況。弱維持電路405會維持信號Q與QB的狀態(tài)，使得輸出信號EQUALB的狀態(tài)因為信號EQLOB處于邏輯高電位而得以維持，進而允許信號QB控制輸出信號EQUALB的狀態(tài)。
在接下來的時間點T6，信號CLK再度升上高電位，而輸入信號IN1與IN2都處于低電位，所以N1導(dǎo)通，而N4與N5都關(guān)閉。因此信號EQLOB不會放電，如此會提供給信號Q一條經(jīng)由裝置N2與N3到達電位零點的放電路徑。隨著信號Q在時間點T7降至低電位，信號QB會在時間點T8升上高電位。而且因為信號EQLOB與QB皆處于高電位，輸出信號EQUALB會在時間點T9被驅(qū)動至邏輯低電位。其中要注意的是，如果在時間點T6之后的時鐘信號CLK的半個周期當(dāng)中的任何時刻，將輸入信號IN1與IN2的其中之一或兩者都驅(qū)動至高電位，會造成信號EQLOB放電，而導(dǎo)致信號EQUALB升上高電位。
本發(fā)明的目的之一是降低N多米諾輸出閂鎖器在估算時的數(shù)據(jù)到輸出時間。原因就如之前提到的，N多米諾輸出閂鎖器通常是用做一連串多米諾電路的最后一個階段，因此在信號CLK的半個周期的估算時段之內(nèi)，也就是在上述的半個周期的兩個信號邊緣之間，會因為輸入信號的狀態(tài)變動，而造成N多米諾輸出閂鎖器的估算在很晚才完成。而本發(fā)明提出的N多米諾輸出閂鎖器，消除了傳統(tǒng)N多米諾閂鎖器在估算時來自于閂鎖級的閘極延遲，因此可大幅加快整體裝置的速度。
除了上面的較佳實施例與相關(guān)的詳細說明之外，本發(fā)明亦包括其他可能的實施例與變化。舉例來說，N估算邏輯電路可以視需要采用從極簡單到極復(fù)雜的設(shè)計，而且可以用熟悉本發(fā)明所屬技術(shù)領(lǐng)域者所知的任一適當(dāng)方式加以實現(xiàn)。除此之外，雖然本發(fā)明的實施例采用金氧半導(dǎo)體，包含互補式金氧半晶體管裝置，例如NMOS與PMOS晶體管，本發(fā)明的實施例亦可采用其他不同或相似的技術(shù)與型態(tài)加以實現(xiàn)，例如采用雙載子(bipolar)裝置，諸如此類。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護范圍當(dāng)視后附的申請專利范圍所界定者為準。
權(quán)利要求
1.一種N多米諾閂鎖器，其特征在于其包括一N估算邏輯電路，藉由一預(yù)先充電接點耦接于一第一P通道裝置，根據(jù)至少一個輸入數(shù)據(jù)信號估算一邏輯函數(shù)；一閂鎖邏輯電路，耦接于并且回應(yīng)于一時鐘信號以及該預(yù)先充電接點，于該時鐘信號的一第一邊緣與一第二邊緣之間的一估算時段內(nèi)，根據(jù)該預(yù)先充電接點的狀態(tài)控制一閂鎖接點的狀態(tài)，并在該估算時段之外使該閂鎖接點呈現(xiàn)一三態(tài)狀況；一維持邏輯電路，耦接于該閂鎖接點，于該三態(tài)狀況呈現(xiàn)之時維持該閂鎖接點的狀態(tài)，并在一互補式閂鎖接點提供該閂鎖接點的互補狀態(tài)；以及一加速邏輯電路，耦接于并且回應(yīng)于該預(yù)先充電接點與該互補式閂鎖接點，并控制一輸出接點的狀態(tài)。
2.根據(jù)權(quán)利要求1所述的N多米諾閂鎖器，其特征在于其中所述的第一P通道裝置包括一閘極，用以接收該時鐘信號；以及一汲極與一源極，耦接于一源極電壓與該預(yù)先充電接點之間。
3.根據(jù)權(quán)利要求1所述的N多米諾閂鎖器，其特征在于其中所述的N估算邏輯電路會在該邏輯函數(shù)估算為真值時驅(qū)動該預(yù)先充電接點至一邏輯低電位。
4.根據(jù)權(quán)利要求1所述的N多米諾閂鎖器，其特征在于其中所述的閂鎖邏輯電路包括一第二P通道裝置，具有一第一閘極耦接于該預(yù)先充電接點，并且具有一第一源極與一第一汲極耦接于一源極電壓與該閂鎖接點之間；一第一N通道裝置，具有一第二閘極以接收該時鐘信號，并且具有一第二源極與一第二汲極耦接于該閂鎖接點與與該預(yù)先充電接點之間；和一第二N通道裝置，具有一第三閘極耦接于該預(yù)先充電接點，并且具有一第三源極與一第三汲極耦接于該預(yù)先充電接點與一電位零點之間。
5.根據(jù)權(quán)利要求1所述的N多米諾閂鎖器，其特征在于其中所述的維持邏輯電路包括一第一反相器，具有一第一輸入端耦接于該閂鎖接點，并且具有一第一輸出端耦接于該互補式閂鎖接點；以及一第二反相器，具有一第二輸入端耦接于該互補式閂鎖接點，并且具有一第二輸出端耦接于該閂鎖接點。
6.根據(jù)權(quán)利要求1所述的N多米諾閂鎖器，其特征在于其更包括一第一N通道裝置，具有一第一閘極以接收該時鐘信號，并且具有一第一源極與一第一汲極耦接于該N估算邏輯電路與一電位零點之間。
7.根據(jù)權(quán)利要求6所述的N多米諾閂鎖器，其特征在于其中所述的N估算邏輯電路包括一第二N通道裝置，具有一第二閘極以接收一第一輸入信號，并且具有一第二源極與一第二汲極耦接于該預(yù)先充電接點與該第一N通道裝置之間；以及一第三N通道裝置，具有一第三閘極以接收一第二輸入信號，并且具有一第三源極與一第三汲極耦接于該預(yù)先充電接點與該第一N通道裝置之間。
8.一種N多米諾閂鎖電路，其特征在于其包括一N估算邏輯電路，藉由一預(yù)先充電接點耦接于一第一P通道裝置，根據(jù)至少一個輸入數(shù)據(jù)信號估算一邏輯函數(shù)，該第一P通道裝置包括一閘極，以接收該時鐘信號；以及一汲極與一源極，耦接于一源極電壓與該預(yù)先充電接點之間；一閂鎖邏輯電路，耦接于并且回應(yīng)于該時鐘信號以及該預(yù)先充電接點，于該時鐘信號的一第一邊緣與一第二邊緣之間的一估算時段內(nèi)，根據(jù)該預(yù)先充電接點的狀態(tài)控制一閂鎖接點的狀態(tài)，并于該估算時段之外使該閂鎖接點呈現(xiàn)一三態(tài)狀況，在此一維持邏輯電路于該三態(tài)狀況呈現(xiàn)之時維持該閂鎖接點的狀態(tài)，并且于一互補式閂鎖接點提供該閂鎖接點的互補狀態(tài)；以及一加速邏輯電路，耦接于并且回應(yīng)于該預(yù)先充電接點與該互補式閂鎖接點，控制一輸出接點的狀態(tài)。
9.根據(jù)權(quán)利要求8所述的N多米諾閂鎖電路，其特征在于其中所述的N估算邏輯電路會在該邏輯函數(shù)估算為真值時驅(qū)動該預(yù)先充電接點至一邏輯低電位。
10.根據(jù)權(quán)利要求8所述的N多米諾閂鎖電路，其特征在于其中所述的閂鎖邏輯電路包括一第二P通道裝置，具有一第一閘極耦接于該預(yù)先充電接點，并且具有一第一源極與一第一汲極耦接于一源極電壓與該閂鎖接點之間；一第一N通道裝置，具有一第二閘極以接收該時鐘信號，并且具有一第二源極與一第二汲極耦接于該閂鎖接點與與該預(yù)先充電接點之間；和一第二N通道裝置，具有一第三閘極耦接于該預(yù)先充電接點，并且具有一第三源極與一第三汲極耦接于該預(yù)先充電接點與一電位零點之間。
11.根據(jù)權(quán)利要求8所述的N多米諾閂鎖電路，其特征在于其中所述的維持邏輯電路包括一第一反相器，具有一第一輸入端耦接于該閂鎖接點，并且具有一第一輸出端耦接于該互補式閂鎖接點；以及一第二反相器，具有一第二輸入端耦接于該互補式閂鎖接點，并且具有一第二輸出端耦接于該閂鎖接點。
12.根據(jù)權(quán)利要求8所述的N多米諾閂鎖電路，其特征在于其更包括一第一N通道裝置，具有一第一閘極以接收該時鐘信號，并且具有一第一源極與一第一汲極耦接于該N估算邏輯電路與一電位零點之間。
13.根據(jù)權(quán)利要求12所述的N多米諾閂鎖電路，其特征在于其中所述的N估算邏輯電路包括一第二N通道裝置，具有一第二閘極以接收一第一輸入信號，并且具有一第二源極與一第二汲極耦接于該預(yù)先充電接點與該第一N通道裝置之間；以及一第三N通道裝置，具有一第三閘極以接收一第二輸入信號，并且具有一第三源極與一第三汲極耦接于該預(yù)先充電接點與該第一N通道裝置之間。
14.一種在多米諾閂鎖電路之內(nèi)提供加速輸出的方法，其特征在于其包括在一時鐘信號處于一第一邏輯狀態(tài)時預(yù)先設(shè)定一預(yù)先充電接點；在該時鐘信號轉(zhuǎn)變?yōu)橐坏诙壿嫚顟B(tài)時，動態(tài)估算一N邏輯函數(shù)以控制該第一接點的邏輯狀態(tài)；根據(jù)在一估算時段之內(nèi)所決定的該預(yù)先充電接點的邏輯狀態(tài)，閂鎖一閂鎖接點的邏輯狀態(tài)，其中該估算時段開始于該時鐘信號轉(zhuǎn)變?yōu)樵摰诙壿嫚顟B(tài)時，且結(jié)束于該時鐘信號下次轉(zhuǎn)變?yōu)樵摰谝贿壿嫚顟B(tài)時；將該閂鎖接點的邏輯狀態(tài)互補，以提供一互補式閂鎖接點；以及在該估算時段之內(nèi)應(yīng)對該預(yù)先充電接點的邏輯狀態(tài)，以加快呈現(xiàn)一加速輸出。
15.根據(jù)權(quán)利要求14所述的于N多米諾閂鎖電路之內(nèi)提供加速輸出的方法，其特征在于其中預(yù)先設(shè)定該預(yù)先充電接點的步驟更包括預(yù)先充電該預(yù)先充電接點至一邏輯高電位。
16.根據(jù)權(quán)利要求14所述的于N多米諾閂鎖電路之內(nèi)提供加速輸出的方法，其特征在于其更包括使該閂鎖接點呈現(xiàn)一三態(tài)狀況，并耦接一維持電路與該閂鎖接點，以維持該閂鎖接點的邏輯狀態(tài)。
全文摘要
一種用來加速N多米諾(domino)閂鎖器的估算輸出的裝置與方法，此裝置包括N估算邏輯電路、閂鎖邏輯電路、維持邏輯電路以及加速邏輯電路。N估算邏輯電路藉由一預(yù)先充電接點耦接于第一P通道裝置，根據(jù)至少一個輸入數(shù)據(jù)信號估算一邏輯函數(shù)。閂鎖邏輯電路耦接于并且回應(yīng)于一時鐘信號以及預(yù)先充電接點。閂鎖邏輯電路在時鐘信號的第一邊緣與第二邊緣之間的估算時段內(nèi)，根據(jù)預(yù)先充電接點的狀態(tài)控制一閂鎖接點的狀態(tài)。閂鎖邏輯電路在估算時段之外使閂鎖接點呈現(xiàn)三態(tài)狀況。維持邏輯電路耦接于閂鎖接點，在三態(tài)狀況呈現(xiàn)之時維持閂鎖接點狀態(tài)，并在一互補式閂鎖接點提供閂鎖接點的互補狀態(tài)。加速邏輯電路耦接于并且回應(yīng)于預(yù)先充電接點與互補式閂鎖接點，并且控制一輸出接點的狀態(tài)。
文檔編號H03K3/037GK1667954SQ20051006324
公開日2005年9月14日 申請日期2005年4月7日 優(yōu)先權(quán)日2004年4月28日
發(fā)明者雷蒙A·柏特安, 詹姆士R·藍柏格 申請人:威盛電子股份有限公司