技術領域

本公開總體上涉及一種觸發(fā)器，更具體地講，涉及一種基于多米諾(domino)的高速觸發(fā)器。

背景技術：

具有最小化的面積和降低的功率的高速觸發(fā)器在諸如移動終端的很多應用中是期望的。

觸發(fā)器的時鐘信號(CK)控制觸發(fā)器的輸出(例如，Q)轉變?yōu)轭A定的輸出邏輯電平的時間與觸發(fā)器的輸出實際轉變?yōu)轭A定的邏輯電平的時間(t_ckq)之間的差(通常被稱為CK到Q延遲)是確定觸發(fā)器的最大工作頻率(例如，時鐘周期(T_ck)的最小時間周期)的因素。建立(setup)時間(t_setup)(即，在時鐘信號命令觸發(fā)器的輸出轉變?yōu)轭A定的邏輯電平之前，對觸發(fā)器的輸入必須存在和穩(wěn)定的時間)也是確定觸發(fā)器的最大工作頻率的因素。與觸發(fā)器一起被使用的任意組合邏輯的傳播延遲(t_pd)也是確定觸發(fā)器的最大工作頻率的因素。如在下面的等式(1)所示，這三個因素之和確定觸發(fā)器的最小時鐘周期：

T_ck≥t_ckq+t_pd+t_setup (1)

無時鐘偏差(absent clock skew)(僅t_ckq和t_setup)是觸發(fā)器的設計的函數。因此，降低觸發(fā)器的t_ckq和t_setup將增加觸發(fā)器的工作頻率(即，降低觸發(fā)器的T_ck)。

包括主鎖存器和從鎖存器的傳統(tǒng)的基于多米諾的置位復位(SR)觸發(fā)器使用觸發(fā)器的時鐘信號(CK)對主鎖存器的邏輯電平進行預充電(pre-charge)和評估。即，傳統(tǒng)的基于多米諾的觸發(fā)器在CK為低時對主鎖存器和從鎖存器的節(jié)點進行預充電，在CK為高時對它們進行評估。傳統(tǒng)的基于多米諾的觸發(fā)器還包括標尾(footer)，如果輸入指示節(jié)點應該是低，則標尾在評估周期期間被用于對預充電的節(jié)點進行放電。如果輸入指示預充電的節(jié)點應該保持高，則節(jié)點在評估周期期間不放電。

與不使用多米諾邏輯的SR觸發(fā)器(例如，使用所有靜態(tài)邏輯的SR觸發(fā)器)相比，基于多米諾的SR觸發(fā)器的建立時間被降低。然而，無論SR觸發(fā)器中被評估的節(jié)點是否由于到SR觸發(fā)器的輸入的值而需要改變，基于多米諾的SR觸發(fā)器在每個時鐘周期期間執(zhí)行預充電周期和評估周期。因此，當基于多米諾的觸發(fā)器不需要這樣做時，基于多米諾的觸發(fā)器消耗功率。

SR觸發(fā)器使用互補數據信號將SR觸發(fā)器復位，這需要互補數據信號的評估。生成信號的互補耗費時間(例如，用于生成輸入到反相器的信號的互補的反相器的傳播時間)。此外，生成和評估互補信號消耗功率。其結果是更長的評估時間(這增加了CK到Q延遲)和更高的功耗。

因此，存在對于具有更低的CK到Q延遲、更低的建立時間以及消耗更少功率的觸發(fā)器的需求。

技術實現要素：

提供一種用于觸發(fā)器的設備。所述用于觸發(fā)器的設備包括：多米諾邏輯觸發(fā)器，包括用于多米諾邏輯觸發(fā)器中將被預充電的所有節(jié)點的單標尾晶體管，其中，單標尾晶體管包括標尾節(jié)點；預充電晶體管，連接到標尾節(jié)點，以在評估周期之前對標尾節(jié)點進行預充電。

一種用于觸發(fā)器的設備。所述用于觸發(fā)器的設備包括：多米諾邏輯觸發(fā)器；組合邏輯，被配置為結合電路事件對互補信號進行評估。

附圖說明

通過下面結合附圖進行的詳細描述，本公開的特定實施例的上述以及其他方面、特點和優(yōu)點將會更加清楚，其中：

圖1是根據本公開的實施例的觸發(fā)器的示意圖；

圖2是根據本公開的實施例的觸發(fā)器的示意圖。

具體實施方式

以下，參照附圖對本公開的實施例進行詳細描述。應注意，雖然相同的元件在不同的示圖中被示出，但是它們將由相同的參考標號指定。在以下描述中，僅提供具體的細節(jié)(諸如，具體的配置和組件)來幫助全面理解本公開的實施例。因此，本領域技術人員應清楚，在不脫離本公開的范圍和精神的情況下，可以對在此描述的實施例進行各種改變和變形。此外，為了清楚和簡明而省略對公知的功能和構造的描述。下面描述的術語是考慮到本公開中的功能而定義的術語，并可根據用戶、用戶的意圖或習慣而不同。因此，應基于貫穿本說明書的內容來確定術語的定義。

本公開可具有各種變形和各種實施例，其中，下面參照附圖對實施例進行詳細描述。然而，應理解，本公開不限于這些實施例，而是包括本公開的精神和范圍內的所有變形、等同物和替換。

雖然包括普通數字(諸如，第一和第二等)的術語可被用于描述各種元件，但是結構元件不受這些術語限制。這些術語僅被用于將一個元件與另一元件進行區(qū)分。例如，在不脫離本公開的范圍的情況下，第一結構元件可被稱為第二結構元件。類似地，第二結構元件也可被稱為第一結構元件。如這里所使用，術語“和/或”包括一個或多個相關所列項的任意和全部組合。

這里使用的術語僅被用于描述本公開的各種實施例，而不是意圖限制本公開。除非上下文另外清楚地指出，否則單數形式意圖包括復數形式。在本公開中，應理解，術語“包括”或“具有”表明存在特征、數量、步驟、操作、結構元件、部件或其組合，但不排除可能存在或添加一個或多個其它特征、數量、步驟、操作、結構元件、部件或其組合。

除非有不同地定義，否則這里使用的所有術語具有與本公開所屬領域的技術人員理解的含義相同的含義。除非在本公開中清楚地定義，否則如在通用字典中定義的這些術語將被解釋為具有與相關領域中的上下文的含義相同的含義，而不被解釋為具有理想化或過于正式的含義。

本公開的一方面提供一種用于降低建立時間的觸發(fā)器的設備。

本公開的另一方面提供一種用于使評估處理減速以降低建立時間的觸發(fā)器的設備。

本公開的另一方面提供一種用于降低CK到Q延遲的觸發(fā)器的設備。

本公開的另一方面提供一種用于包括用于評估所有預充電的節(jié)點的一個標尾晶體管(footer transistor)的觸發(fā)器的設備。

本公開的另一方面提供一種用于對標尾晶體管的漏極進行預充電的觸發(fā)器的設備。

本公開的另一方面提供一種用于減少CK上的電容性負載的觸發(fā)器的設備。

本公開的另一方面提供一種用于比傳統(tǒng)的基于多米諾的SR觸發(fā)器具有更少的晶體管和更小的集成電路面積的觸發(fā)器的設備。

本公開的另一方面提供一種用于比傳統(tǒng)的高速觸發(fā)器具有更少的CK到Q延遲和更高的速度的觸發(fā)器的設備。

本公開的另一方面提供一種用于比傳統(tǒng)的脈沖多米諾SR觸發(fā)器具有更低功率的觸發(fā)器的設備。

本公開的另一方面提供一種用于結合其他電路事件評估互補信號以增加速度并且降低功耗的觸發(fā)器的設備。

基于多米諾的SR觸發(fā)器基于輸入的值，對兩個鎖存器節(jié)點進行預充電，并且當CK升高時下拉所述鎖存器節(jié)點中的一個節(jié)點。在CK升高之后，整個鎖存器在鎖存器節(jié)點被評估之前的短時間段處于暫時浮置狀態(tài)。在本公開的一個實施例中，通過僅使用一個標尾晶體管并且對標尾晶體管的端子(例如，標尾節(jié)點(footer node))進行預充電來延長暫時浮置狀態(tài)(例如，建立窗口)的時間段，以降低來自CK到Q延遲的整個時間、降低CK上的電容性負載、增加速度、降低功耗、降低晶體管的數量并且降低集成電路面積。

本公開的觸發(fā)器包括多米諾邏輯觸發(fā)器，其中，單標尾晶體管(single footer transistor)被用于評估多米諾邏輯觸發(fā)器中將被預充電的所有節(jié)點，單標尾晶體管包括標尾節(jié)點；預充晶體管連接到標尾節(jié)點，以在評估周期之前對標尾節(jié)點進行預充電。在本公開的一個實施例中，觸發(fā)器是SR觸發(fā)器。

單標尾晶體管被使用，其中，單標尾晶體管具有在CK為低時被預充電的標尾節(jié)點。這會減慢評估處理(例如，加寬建立窗口)，降低整個CK到Q延遲，并且降低CK上的電容性負載。通過在評估周期之前共享時鐘標尾和對觸發(fā)器進行預充電，觸發(fā)器的速度被提高。

本公開的觸發(fā)器比傳統(tǒng)的基于多米諾的SR觸發(fā)器，需要更少的晶體管，并且占據更小的集成電路面積。此外，本公開的觸發(fā)器比傳統(tǒng)的高速觸發(fā)器，展現出降低的CK到Q延遲和更高的可能的時鐘頻率。

此外，本公開的觸發(fā)器比脈沖多米諾SR觸發(fā)器，消耗更少的功率。

圖1是根據本公開的實施例的觸發(fā)器100的示意圖；

參照圖1，觸發(fā)器100包括第一晶體管101，第一晶體管101包括連接到電源電壓(VDD)的第一端子、用于接收時鐘信號(CK)的第二端子和第三端子。當CK為低時，觸發(fā)器100被預充電(例如，SR觸發(fā)器的鎖存器被預充電)；當CK為高時，觸發(fā)器100根據輸入值來評估預充電的節(jié)點。這向觸發(fā)器100提供了負建立時間。即，在CK轉變?yōu)橛糜诟淖冇|發(fā)器100的輸出的邏輯電平之后，輸入可被接收并變得穩(wěn)定。在本公開的一個實施例中，評估處理被減慢以降低更多的建立時間，因此來增加觸發(fā)器100的工作頻率。

第二晶體管103包括：連接到VDD的第一端子、用于接收內部信號data的第二端子、以及用于輸出內部信號的第三端子。

第三晶體管105包括：連接到第一晶體管101的第三端子的第一端子、用于接收選擇信號(SE)的第二端子、以及第三端子。

第四晶體管107包括：連接到第二晶體管103的第三端子的第一端子、用于接收外部數據輸入(D)的第二端子、以及連接到第三晶體管105的第三端子的第三端子。

第五晶體管109包括：連接到第三晶體管105的第三端子的第一端子、連接到在第二晶體管103的第二端子處的data的第二端子、以及第三端子。

第六晶體管111包括：連接到第一晶體管101的第三端子的第一端子、第二端子、以及連接到第五晶體管109的第三端子的第三端子。

第一反相器113包括：連接到第一晶體管101的第三端子的輸入、以及連接到第六晶體管111的第二端子的輸出。

第七晶體管115包括：連接到VDD的第一端子、用于接收時鐘信號(CK)的第二端子、以及連接到第二晶體管103的第二端子的第三端子。

第八晶體管117包括：連接到VDD的第一端子、連接到在第二晶體管103的第三端子處的的第二端子、以及連接到第七晶體管115的第三端子的第三端子。

第九晶體管119包括：連接到第七晶體管115的第三端子的第一端子、連接到第一晶體管101的第三端子的第二端子、以及第三端子。

第十晶體管121包括：連接到第九晶體管119的第三端子的第一端子、第二端子、以及連接到第五晶體管109的第三端子的第三端子。

邏輯門123包括：連接到在第四晶體管107的第二端子處的D的第一輸入、連接到在第三晶體管105的第二端子處的SE的第二輸入、以及連接到第十晶體管121的第二端子的輸出。

第十一晶體管125包括：連接到第八晶體管117的第三端子的第一端子、第二端子、以及連接到第十晶體管121的第三端子的第三端子。

第二反相器127包括：連接到第七晶體管115的第三端子的輸入、以及連接到第十一晶體管125的第二端子的輸出。

第十二晶體管129包括：連接到VDD的第一端子、連接到第二晶體管103的第三端子的第二端子、以及第三端子。

第十三晶體管131包括：連接到第十二晶體管129的第三端子的第一端子、連接到在第一晶體管101的第二端子處的CK的第二端子、以及第三端子。

第十四晶體管133包括：連接到第十三晶體管131的第三端子的第一端子、連接到第十二晶體管129的第二端子的第二端子、以及連接到地的第三端子。

第十五晶體管135包括：連接到VDD的第一端子、第二端子、以及第三端子。

第十六晶體管137包括：連接到第十五晶體管135的第三端子的第一端子、連接到第一晶體管101的第二端子的第二端子、以及產生觸發(fā)器100的第一輸出q(例如，Q)的第三端子。

第十七晶體管139包括：連接到在第十六晶體管137的第三端子處的第一輸出q的第一端子、連接到第十五晶體管135的第二端子的第二端子、以及連接到第十三晶體管131的第三端子的第三端子。

第三反相器141包括：連接到第十二晶體管129的第三端子的輸入、以及連接到第十五晶體管135的第二端子的輸出。

第四反相器143包括：連接到第十六晶體管137的第三端子的輸入、以及產生觸發(fā)器100的第二輸出QN的輸出。

預充電晶體管145包括：連接到VDD的第一端子、連接到在第一晶體管101的第二端子處的CK的第二端子、以及連接到第五晶體管109的第三端子的第三端子。

單標尾晶體管147包括：連接到預充電晶體管145的第三端子的第一端子、連接到在預充電晶體管145的第二端子處的CK的第二端子、以及連接到地的第三端子。單標尾晶體管147的第一端子產生CKB。

在本公開的一個實施例中，第一晶體管101、第二晶體管103、第七晶體管115、第八晶體管117、第十二晶體管129、第十五晶體管135、第十六晶體管137和預充電晶體管145均為p溝道金屬氧化物半導體(PMOS)晶體管。

在本公開的一個實施例中，第三晶體管105、第四晶體管107、第五晶體管109、第六晶體管111、第九晶體管119、第十晶體管121、第十一晶體管125、第十三晶體管131、第十四晶體管133、第十七晶體管139和單標尾晶體管147均為n溝道金屬氧化物半導體(NMOS)晶體管。

在本公開的一個實施例中，每個PMOS晶體管的第一端子和第三端子是源極端子或漏極端子，每個PMOS晶體管的第二端子是柵極端子。

在本公開的一個實施例中，每個NMOS晶體管的第一端子和第三端子是源極端子或漏極端子，每個NMOS晶體管的第二端子是柵極端子。

在本公開的一個實施例中，邏輯門123是或非(NOR)門。然而，邏輯門不限于或非門。其他邏輯門或邏輯門的組合也可被用于邏輯門123。

在本公開的一個實施例中，可結合其他電路事件對觸發(fā)器的互補信號進行評估。通過這樣做，通過結合其他電路事件對觸發(fā)器的互補信號進行評估，觸發(fā)器的速度被增加并且功耗被降低。

此外，與傳統(tǒng)的觸發(fā)器相比，在降低功耗的同時增加了觸發(fā)器的工作頻率。

傳統(tǒng)的基于多米諾的觸發(fā)器對觸發(fā)器的鎖存器進行預充電，并且當時鐘為高時對鎖存器進行評估。SR鎖存器或互補級聯邏輯需要互補評估。

SR觸發(fā)器使用互補數據信號來將SR觸發(fā)器復位，這需要互補數據信號的評估。生成信號的互補耗費時間(例如，用于生成輸入到反相器的信號的互補的反相器的傳播時間)。此外，在生成和評估互補信號時消耗功率。其結果是更長的評估時間(這增加了CK到Q延遲)和更高的功耗。

在本公開的一個實施例中，用于觸發(fā)器的設備包括：多米諾邏輯觸發(fā)器；以及被配置為結合電路事件對互補信號進行評估的組合邏輯。

在本公開的一個實施例中，觸發(fā)器是SR觸發(fā)器。

圖2是根據本公開的實施例的觸發(fā)器200的示意圖。

參照圖2，多米諾邏輯觸發(fā)器200包括第一晶體管201。第一晶體管201包括：連接到VDD的第一端子、用于接收時鐘信號(CK)的第二端子、以及第三端子。

第二晶體管203包括：連接到VDD的第一端子、用于接收內部信號data的第二端子、以及用于輸出內部信號的第三端子。

第三晶體管205包括：連接到第一晶體管201的第三端子的第一端子、用于接收外部數據輸入(D)的第二端子、以及第三端子。

第四晶體管207包括：連接到第二晶體管203的第三端子的第一端子、用于接收外部選擇信號(SE)的第二端子、以及連接到第三晶體管205的第三端子的第三端子。

第五晶體管209包括：連接到第三晶體管205的第三端子的第一端子、連接到在第一晶體管201的第二端子處的CK的第二端子、以及第三端子。

第六晶體管211包括：連接到第五晶體管209的第三端子的第一端子、連接到在第二晶體管203的第二端子處的data的第二端子、以及連接到地的第三端子。

第七晶體管213包括：連接到在第一晶體管201的第三端子處的的第一端子、第二端子、以及第三端子。

第一反相器215包括：連接到在第一晶體管201的第三端子處的的輸入、以及連接到第七晶體管213的第二端子的輸出。

第八晶體管217包括：連接到VDD的第一端子、用于接收邏輯輸入信號(SIN)的第二端子、以及第三端子。

第九晶體管219包括：連接到VDD的第一端子、連接到在第四晶體管207的第二端子處的SE的第二端子、以及連接到第八晶體管217的第三端子的第三端子。

第十晶體管221包括：連接到第八晶體管217的第三端子的第一端子、連接到在第一晶體管201的第二端子處的CK的第二端子、以及連接到在第六晶體管211的第二端子處的data的第三端子。

第十一晶體管223包括：連接到VDD的第一端子、連接到第二晶體管203的第三端子的第二端子、以及連接到第十晶體管221的第三端子的第三端子。

第十二晶體管225包括：連接到在第十晶體管221的第三端子處的data的第一端子、連接到在第一晶體管201的第三端子處的的第二端子、以及第三端子。

第十三晶體管227包括：連接到第十二晶體管225的第三端子的第一端子、連接到在第四晶體管207的第二端子處的SE的第二端子、以及第三端子。

第十四晶體管229包括：連接到第十三晶體管227的第三端子的第一端子、第二端子、以及第三端子。

第十五晶體管231包括：連接到第十四晶體管229的第三端子第一端子、連接到第十四晶體管229的第二端子的第二端子、以及連接到地的第三端子。

第二反相器233包括：第一反相輸入、連接到第一反相輸入的第二反相輸入、連接到第一反相輸入的第三非反相輸入、以及連接到第十四晶體管229的第二端子的輸出。

第一邏輯門235包括：連接到在第八晶體管217的第二端子處的SIN的第一輸入、連接到在第四晶體管207的第二端子處的SE的第二輸入、以及連接到第二反相器233的第一反相輸入的輸出。

第十六晶體管237包括：連接到第十二晶體管225的第三端子的第一端子、第二端子、以及連接到第七晶體管213的第三端子的第三端子。

第二邏輯門239包括：連接到在第十一晶體管223的第三端子處的data的第一輸入、第二輸入、以及連接到第十六晶體管237的第二端子的輸出。

第三邏輯門241包括：連接到在第三晶體管205的第二端子處的D的第一輸入、連接到第四晶體管207的第二端子的第二輸入、以及連接到第二邏輯門239的第二輸入的輸出。

第十七晶體管243包括：連接到第十六晶體管237的第三端子的第一端子、連接到在第一晶體管201的第二端子處的CK的第二端子、以及連接到地的第三端子。

第十八晶體管245包括：連接到VDD的第一端子、連接到在第二晶體管203的第三端子處的的第二端子、以及第三端子。

第十九晶體管247包括：連接到第十八晶體管245的第三端子的第一端子、連接到在第一晶體管201的第二端子處的CK的第二端子、以及第三端子。

第二十晶體管249包括：連接到第十九晶體管247的第三端子的第一端子、連接到在第十八晶體管245的第二端子處的的第二端子、以及連接到地的第三端子。

第二十一晶體管251包括：連接到VDD的第一端子、第二端子、以及第三端子。

第二十二晶體管253包括：連接到第二十一晶體管251的第三端子的第一端子、連接到在第一晶體管201的第二端子處的CK的第二端子、以及產生觸發(fā)器200的第一輸出q的第三端子。

第二十三晶體管255包括：連接到在第二十二晶體管253的第三端子處的q的第一端子、連接到第二十一晶體管251的第二端子的第二端子、以及連接到第十九晶體管247的第三端子的第三端子。

第三反相器257包括：連接到第十八晶體管245的第三端子的輸入、以及連接到第二十一晶體管251的第二端子的輸出。

第四反相器259包括：連接到第二十二晶體管253的第三端子的輸入、以及產生觸發(fā)器200的第二輸出QN的輸出。

在本公開的一個實施例中，第一晶體管201、第二晶體管203、第八晶體管217、第九晶體管219、第十晶體管221、第十一晶體管223、第十八晶體管245、第二十一晶體管251和第二十二晶體管253均為p溝道金屬氧化物半導體(PMOS)晶體管。

在本公開的一個實施例中，第三晶體管205、第四晶體管207、第五晶體管209、第六晶體管211、第七晶體管213、第十二晶體管225、第十三晶體管227、第十四晶體管229、第十五晶體管231、第十六晶體管237、第十七晶體管243、第十九晶體管247、第二十晶體管249和第二十三晶體管255均為n溝道金屬氧化物半導體(NMOS)晶體管。

在本公開的一個實施例中，每個PMOS晶體管的第一端子和第三端子是源極端子或漏極端子，每個PMOS晶體管的第二端子是柵極端子。

在本公開的一個實施例中，每個NMOS晶體管的第一端子和第三端子是源極端子或漏極端子，其中，每個NMOS晶體管的第二端子是柵極端子。

在本公開的一個實施例中，第一邏輯門235是與非(NAND)門。

在本公開的一個實施例中，第二邏輯門239是與非(NAND)門。

在本公開的一個實施例中，第三邏輯門241是或(OR)門。

雖然已在本公開的詳細描述中對本公開的特定實施例進行了描述，但是在不脫離本公開的范圍的情況下，可以以各種形式對本公開進行修改。因此，不應僅基于描述的實施例來確定本公開的范圍，而是基于權利要求及其等同物來確定本公開的范圍。