本發(fā)明涉及MIPI接口電路及顯示屏技術(shù)領(lǐng)域，尤其涉及一種ESD保護(hù)電路以及MIPI接口的時(shí)鐘通路。

背景技術(shù)：

對于現(xiàn)代的智能手機(jī)來說，其內(nèi)部要塞入太多各種不同接口的設(shè)備，給手機(jī)的設(shè)計(jì)和元器件選擇帶來很大的難度。通常的，一個(gè)智能手機(jī)的存儲、顯示、攝像、聲音等內(nèi)部接口都是各不相同的。即使以攝像頭接口來說，不同的攝像頭模組廠商也可能會使用不同的接口形式，這給手機(jī)廠商設(shè)計(jì)手機(jī)和選擇器件帶來了很大的難度。

為此，多個(gè)標(biāo)準(zhǔn)化組織應(yīng)運(yùn)而生，其中，MIPI（Mobile Industry rocessorInterface）是2003年由ARM、Nokia、ST及TI等公司成立的一個(gè)聯(lián)盟，目的是把手機(jī)內(nèi)部的接口標(biāo)準(zhǔn)化，從而減少手機(jī)設(shè)計(jì)的復(fù)雜程度、增加設(shè)計(jì)靈活性。MIPI聯(lián)盟下面有不同的工作組，分別定義了一系列的手機(jī)內(nèi)部接口標(biāo)準(zhǔn)，比如攝像頭接口CSI、顯示接口DSI、射頻接口DigRF、麥克風(fēng)/喇叭接口SLIMbus等一系列MIPI接口。統(tǒng)一接口標(biāo)準(zhǔn)的好處是手機(jī)廠商根據(jù)需要可以從市面上靈活選擇不同的芯片和模組，更改設(shè)計(jì)和功能時(shí)更加快捷方便。

目前比較成熟的接口應(yīng)用有DSI和CSI，CSI、DSI等都有復(fù)雜的協(xié)議結(jié)構(gòu)。CSI、DSI的物理層（Phy Layer）由專門的工作組負(fù)責(zé)制定，其目前采用的標(biāo)準(zhǔn)是D-PHY。D-PHY采用1對源同步的差分時(shí)鐘和1～4對差分?jǐn)?shù)據(jù)線來進(jìn)行數(shù)據(jù)傳輸。數(shù)據(jù)傳輸采用DDR方式，即在時(shí)鐘的上下邊沿都有數(shù)據(jù)傳輸。D-PHY的物理層支持高速HS（High Speed）和低功耗LP（Low Power）兩種工作模式。HS模式下采用低壓差分信號，功耗較大，但是可以傳輸很高的數(shù)據(jù)速率（數(shù)據(jù)速率為80M～1.5Gbps）；LP模式下采用單端信號，數(shù)據(jù)速率很低（<10Mbps），但是相應(yīng)的功耗也很低。兩種模式的結(jié)合保證了 MIPI總線在需要傳輸大量數(shù)據(jù)時(shí)可以高速傳輸，而在不需要大數(shù)據(jù)量傳輸時(shí)又能夠減少功耗。

然而，當(dāng)D-PHY使用高速模式傳輸數(shù)據(jù)時(shí)，時(shí)鐘通路受到ESD的影響可能會退出，導(dǎo)致后續(xù)數(shù)據(jù)因時(shí)鐘無法恢復(fù)而傳輸失敗。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種MIPI接口高速模式的ESD保護(hù)電路，解決現(xiàn)有技術(shù)中ESD影響時(shí)鐘信號導(dǎo)致數(shù)據(jù)傳輸失敗的問題。

為了解決上述技術(shù)問題，本發(fā)明提供一種ESD保護(hù)電路，包括依次相連的第一判斷單元、充放電單元、第二判斷單元以及鉗位單元，所述充放電單元通過一第一節(jié)點(diǎn)連接至所述第二判斷單元，所述第二判斷單元通過一第二節(jié)點(diǎn)連接至所述鉗位單元；所述第一判斷單元連接一高速時(shí)鐘信號，所述鉗位單元的輸入端分別連接第一指令信號和第二指令信號，輸出端分別連接第一鉗位信號和第二鉗位信號；所述充放電單元控制所述第一節(jié)點(diǎn)的充放電速度，并在所述高速時(shí)鐘信號處于周期時(shí)鐘階段時(shí)，將所述第一鉗位信號和第二鉗位信號的電位鉗位為第一電平信號。

可選的，所述第一判斷單元為第一比較器，所述第一比較器的正輸入端連接第一參考電壓，負(fù)輸入端連接所述高速時(shí)鐘信號。

可選的，所述充放電單元包括一PMOS晶體管和一NMOS晶體管，所述PMOS晶體管的柵極和所述NMOS晶體管的柵極連接所述第一判斷單元的輸出端，所述PMOS晶體管的源極連接一工作電壓，所述NMOS晶體管的源極通過一電阻連接至地端，所述PMOS晶體管的漏極和所述NMOS晶體管的漏極相連，且通過所述第一節(jié)點(diǎn)連接至所述第二判斷單元的一輸入端，所述第一節(jié)點(diǎn)通過一電容連接至所述地端。

可選的，在所述周期時(shí)鐘階段時(shí)，所述第一節(jié)點(diǎn)的充電速度與放電速度不等。

可選的，所述第一節(jié)點(diǎn)的充電速度大于放電速度。

可選的，所述高速時(shí)鐘信號包括周期時(shí)鐘階段和緩沖收尾階段；在所述周期時(shí)鐘階段時(shí)，所述高速時(shí)鐘信號為交替的第一電平信號和第二電平信號，且所述第一電平信號和所述第二電平信號交替變化的間隔時(shí)間為第一時(shí)間；在所述緩沖收尾階段時(shí)，所述高速時(shí)鐘信號保持為所述第一電平信號，且保持所述第一電平信號的時(shí)間為第二時(shí)間，所述電阻與所述電容的乘積大于等于所述第一時(shí)間，且小于等于所述第二時(shí)間。

可選的，所述第一電平信號為低電平信號，所述第二電平信號為高電平信號。

可選的，所述第二判斷單元為第二比較器，所述第二比較器的正輸入端連接第二參考電壓，負(fù)輸入端連接所述第一節(jié)點(diǎn)，所述第二比較器的輸出端通過所述第二節(jié)點(diǎn)連接至所述鉗位單元的一輸入端。

可選的，所述鉗位單元包括第一與非門、第二與非門、第一反相器及第二反相器；所述第一與非門的輸入端分別連接所述第一指令信號和所述第二節(jié)點(diǎn)，所述第一與非門的輸出端連接第一反相器的輸入端，所述第一反相器的輸出端輸出第一鉗位信號；所述第二與非門的輸入端分別連接所述第二指令信號和所述第二節(jié)點(diǎn)，所述第二與非門的輸出端連接所述第二反相器的輸入端，所述第二反相器的輸出端輸出第二鉗位信號，在所述高速時(shí)鐘信號處于周期時(shí)鐘階段時(shí)，所述第二節(jié)點(diǎn)的電位鉗位為第一電平信號。

相應(yīng)的，本發(fā)明還提供一種MIPI接口的時(shí)鐘通路，適用于與主機(jī)通訊，包括：高速接收器、低功耗接收器、MIPI數(shù)字模塊以及上述的 ESD保護(hù)電路；其中，所述主機(jī)通過所述低功耗接收器提供第一指令信號和第二指令信號到所述ESD保護(hù)電路，所述高速接收器輸出高速時(shí)鐘信號到所述ESD保護(hù)電路和所述MIPI數(shù)字模塊；在所述高速時(shí)鐘信號為周期時(shí)鐘階段時(shí)，所述ESD保護(hù)電路將輸出的第一鉗位信號和第二鉗位信號鉗位為第一電平信號，并輸出到所述MIPI數(shù)字模塊。

相對于現(xiàn)有技術(shù)，本發(fā)明的ESD保護(hù)電路以及MIPI接口的時(shí)鐘通路至少具有以下有益效果：

本發(fā)明中，當(dāng)高速時(shí)鐘信號處于周期時(shí)鐘階段時(shí)，第一判斷單元控制充放電單元對第一節(jié)點(diǎn)交替進(jìn)行充放電，并且控制第一節(jié)點(diǎn)的充電速度和放電速度，使得第一節(jié)點(diǎn)處一直積累電荷，經(jīng)過第二判斷單元使得第二節(jié)點(diǎn)的電位保持為第一電平信號，最終鉗位單元的輸出端電位鉗位為第一電平信號，避免了第一鉗位信號和第二鉗位信號因ESD產(chǎn)生的錯(cuò)誤指令對傳輸過程的影響，保證數(shù)據(jù)的正確傳輸。

此外，當(dāng)高速時(shí)鐘信號處于緩沖收尾階段時(shí)，第一節(jié)點(diǎn)處持續(xù)釋放電荷，經(jīng)過第二判斷單元使得第二節(jié)點(diǎn)的電位恢復(fù)為第二電平信號，從而鉗位單元的輸出端釋放鉗位電平，使后續(xù)的正常指令可以在緩沖收尾階段結(jié)束后正確通過第一鉗位信號、第二鉗位信號傳輸至MIPI接口數(shù)字模塊進(jìn)行處理。

附圖說明

圖1為本發(fā)明一實(shí)施例中的ESD保護(hù)電路的結(jié)構(gòu)示意圖;

圖2為本發(fā)明一實(shí)施例中的ESD保護(hù)電路的電路示意圖；

圖3為本發(fā)明一實(shí)施例中的ESD保護(hù)電路的時(shí)序圖；

圖4為本發(fā)明一實(shí)施例中的時(shí)鐘通路的結(jié)構(gòu)示意圖。

具體實(shí)施方式

在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以很多不同于在此描述的其它方式來實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實(shí)施的限制。

其次，本發(fā)明利用示意圖進(jìn)行詳細(xì)描述，在詳述本發(fā)明實(shí)施例時(shí)，為便于說明，所述示意圖只是實(shí)例，其在此不應(yīng)限制本發(fā)明保護(hù)的范圍。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，以下結(jié)合附圖1~圖4對本發(fā)明的ESD保護(hù)電路及時(shí)鐘通路進(jìn)行詳細(xì)描述。

參考圖1所示，本發(fā)明的ESD保護(hù)電路包括依次相連的第一判斷單元41、充放電單元42、第二判斷單元43以及鉗位單元44，所述充放電單元42通過一第一節(jié)點(diǎn)連接至所述第二判斷單元43，所述第二判斷單元43通過一第二節(jié)點(diǎn)連接至所述鉗位單元44，所述第一判斷單元41連接一高速時(shí)鐘信號HSCLK，所述鉗位單元44的輸入端分別連接第一指令信號IN_P和第二指令信號IN_N，并相應(yīng)輸出第一鉗位信號OUT_P和第二鉗位信號OUT_N。本發(fā)明中，所述充放電單元42對所述第一節(jié)點(diǎn)進(jìn)行充放電，并在所述高速時(shí)鐘信號HSCLK為周期時(shí)鐘階段時(shí)，控制第一節(jié)點(diǎn)A的充放電速度，將所述第一鉗位信號OUT_P和第二鉗位信號OUT_N的電位鉗位為第一電平信號。

具體的，參考圖2所示，所述第一判斷單元41為第一比較器COMP1，所述第一比較器COMP1的正輸入端連接第一參考電壓VREF1，第一比較器COMP1的負(fù)輸入端連接所述高速時(shí)鐘信號HSCLK。第一參考電壓VREF1的取值考慮消除高速時(shí)鐘信號HSCLK的誤觸發(fā)，一般可以設(shè)置為HSCLK高電平的1/2。當(dāng)然，本發(fā)明中所述第一判斷單元41并不限于為比較器，所述第一判斷單元41可以是任意能正確判別所述高速時(shí)鐘信號電平的電路，還可以為邏輯門電路例如反相器或施密特觸發(fā)器，或邏輯門電路的組合，本發(fā)明對此不予限制。

繼續(xù)參考圖2所示，所述充放電單元42包括一PMOS晶體管M1和一NMOS晶體管M2，所述PMOS晶體管M1的柵極和所述NMOS晶體管M2的柵極連接所述第一判斷單元41的輸出端，所述PMOS晶體管M1的源極連接工作電壓VDD，所述NMOS晶體管M2的源極通過一電阻R連接至地端GND，所述PMOS晶體管M1的漏極和所述NMOS晶體管M2的漏極相連，并通過所述第一節(jié)點(diǎn)A連接至所述第二判斷單元42的一輸入端，所述第一節(jié)點(diǎn)A通過一電容C連接至所述地端GND。

進(jìn)一步的，所述第二判斷單元42為第二比較器COMP2，所述第二比較器COMP2的正輸入端連接第二參考電壓VREF2，第二比較器COMP2的負(fù)輸入端連接所述第一節(jié)點(diǎn)A，所述第二比較器COMP2的輸出端通過所述第二節(jié)點(diǎn)B連接至所述鉗位單元44的一輸入端。本實(shí)施例中，第二參考電壓VREF2的取值考慮在高速時(shí)鐘信號HSCLK處于周期時(shí)鐘階段，將第一節(jié)點(diǎn)A正確判別為第一電平信號，而在高速時(shí)鐘信號HSCLK處于緩沖收尾階段時(shí)，在延時(shí)一定時(shí)間后，將第一節(jié)點(diǎn)A正確判別為第二電平信號，一般需要結(jié)合所述電阻R和所述電容C的選擇來確定，例如，可以設(shè)置為略低于HSCLK高電平的1/2。當(dāng)然，本發(fā)明中所述第二判斷單元42并不限于為比較器，所述第二判斷單元42可以是任意能正確判別第一節(jié)點(diǎn)電平的電路，還可以為邏輯門電路例如反相器或施密特觸發(fā)器，或邏輯門電路的組合，本發(fā)明對此不予限制。

繼續(xù)參考圖2所示，本實(shí)施例中，在HSCLK為周期時(shí)鐘階段時(shí)，將第二節(jié)點(diǎn)B的電位鉗位為第一電平信號，所述鉗位單元44包括第一與非門NAND1、第二與非門NAND2、第一反相器INV1及第二反相器INV2，所述第一與非門NAND1的輸入端分別連接所述第一指令信號IN_P和所述第二節(jié)點(diǎn)B，所述第一與非門NAND1的輸出端連接第一反相器INV1的輸入端，所述第一反相器INV1的輸出端輸出第一鉗位信號OUT_P，所述第二與非門NAND2的輸入端分別連接所述第二指令信號IN_N和所述第二節(jié)點(diǎn)B，所述第二與非門NAND2的輸出端連接所述第二反相器INV2的輸入端，所述第二反相器INV2的輸出端輸出第二鉗位信號OUT_N。其中，所述指令信號IN_P和第二指令信號IN_N為0V~1.2V的電壓信號。

當(dāng)然，在本發(fā)明的其他實(shí)施例中，在HSCLK為周期時(shí)鐘階段時(shí)，還可以將第二節(jié)點(diǎn)B的電位鉗位為第二電平信號，此時(shí)，鉗位單元的邏輯組合需要進(jìn)行相應(yīng)的調(diào)整，例如可以相應(yīng)改為第一或非門和第二或非門，第一或非門和第二或非門分別輸出第一鉗位信號OUT_P和第二鉗位信號OUT_N，使得第一鉗位信號OUT_P和第二鉗位信號OUT_N鉗位為第一電平信號，此亦在本發(fā)明保護(hù)的思想范圍之內(nèi)，本發(fā)明對此不予限制。

參考圖3所示，本發(fā)明中所述高速時(shí)鐘信號HSCLK包括周期時(shí)鐘階段D1和緩沖收尾階段D2，周期時(shí)鐘階段D1用于傳輸數(shù)據(jù)，緩沖收尾階段D2用于為退出數(shù)據(jù)傳輸做準(zhǔn)備。其中，在所述周期時(shí)鐘階段D1時(shí)，所述高速時(shí)鐘信號HSCLK為交替變化的第一電平信號和第二電平信號，第一電平信號和第二電平信號交替變化的間隔時(shí)間為第一時(shí)間t1，而在所述緩沖收尾階段D2時(shí)，所述高速時(shí)鐘信號HSCLK保持為第一電平信號，并且所述高速時(shí)鐘信號HSCLK保持第一電平信號的時(shí)間為第二時(shí)間t2。本發(fā)明中，所述高速時(shí)鐘信號HSCLK為0~VDD的電壓信號，所述第一電平信號為低電平，第二電平信號為高電平。

需要說明的是，電容C的大小決定第一節(jié)點(diǎn)A的充電速率，電阻R與電容C乘積的大小決定第一節(jié)點(diǎn)A的放電速率，調(diào)節(jié)電阻R和電容C的數(shù)值，從而調(diào)節(jié)第一節(jié)點(diǎn)A的充放電速率。本實(shí)施例中，在所述周期時(shí)鐘階段D1時(shí)，所述電阻R與所述電容C的乘積大于等于所述第一時(shí)間t1，小于等于所述第二時(shí)間t2，使得所述第一節(jié)點(diǎn)A的充電速度大于放電速度。例如，以數(shù)據(jù)傳輸?shù)乃俾蕿?00Mbps為例，對應(yīng)高速時(shí)鐘信號HSCLK頻率為250MHz，則第一時(shí)間為2ns，并且為了使得電路能夠有足夠長的時(shí)間響應(yīng)，根據(jù)DPHY協(xié)議（MIPI Alliance Specification for DPHY）的要求，第二時(shí)間最小為60ns，則RC的乘積大于等于2ns，小于等于60ns。這樣，在周期時(shí)鐘階段D1時(shí)，第一節(jié)點(diǎn)A的充電速度大于放電速率，第一節(jié)點(diǎn)A一直積累電荷，使得第二節(jié)點(diǎn)B為第一電平信號。而在緩沖收尾階段D2時(shí)，第一節(jié)點(diǎn)A有足夠的時(shí)間進(jìn)行放電，使得第二節(jié)點(diǎn)B為第二電平信號，在緩沖收尾階段D2結(jié)束前釋放鉗制電位。

此外，在本發(fā)明的其他實(shí)施例中，在周期時(shí)鐘階段D1，還可以控制所述第一節(jié)點(diǎn)A的充電速度小于放電速度，使得第一節(jié)點(diǎn)A一直處于低電平，只要經(jīng)過第二判斷單元及鉗位單元，能夠使得第一鉗位信號和第二鉗位信號鉗位為低電平，此亦在本發(fā)明保護(hù)的思想范圍之內(nèi)，本發(fā)明對此不予限制。

結(jié)合圖2與圖3所示，本發(fā)明的ESD保護(hù)電路的工作原理如下：在高速時(shí)鐘信號HSCLK進(jìn)入周期時(shí)鐘階段D1時(shí)，當(dāng)高速時(shí)鐘信號HSCLK為高電平時(shí)，高速時(shí)鐘信號HSCLK經(jīng)過第一判斷單元41提供低電平到充放電單元42，PMOS晶體管M1打開，NMOS晶體管M2關(guān)閉，工作電壓VDD通過PMOS晶體管M1對第一節(jié)點(diǎn)A充電。接著，高速時(shí)鐘信號HSCLK跳變?yōu)榈碗娖?，高速時(shí)鐘信號HSCLK經(jīng)過第一判斷單元41提供高電平到充放電單元42，PMOS晶體管M1關(guān)閉，NMOS晶體管M2打開，第一節(jié)點(diǎn)A通過電阻R對地端GND放電，由于第一節(jié)點(diǎn)A的充電速度大于放電速度，使得第一節(jié)點(diǎn)A一直積累有電荷。第一節(jié)點(diǎn)A通過第二判斷單元42使得第二節(jié)點(diǎn)B一直保持低電平。此時(shí)，無論第一指令信號IN_P和第二指令信號IN_N的電位高低，第一與非門NAND1和第二與非門NAND2的輸出均為高電平，從而第一反相器INV1和第二反相器INV2的輸出均為低電平，也就使得鉗位單元44的輸出端均為低電平，即第一鉗位信號OUT_P和第二鉗位信號OUT_N均為低電平。

參考圖4中所示，本發(fā)明另一方面還提供一種應(yīng)用了上述ESD電路的MIPI接口時(shí)鐘通路，MIPI接口的時(shí)鐘通路適用于與主機(jī)10進(jìn)行通訊，時(shí)鐘通路包括：高速接收器20、低功耗接收器30、MIPI數(shù)字模塊50以及ESD保護(hù)電路40，所述主機(jī)10通過第一輸入端PAD_P和第二輸入端PAD_N連接所述MIPI接口時(shí)鐘通路，通過所述低功耗接收器30輸出第一指令信號IN_P和所述第二指令信號IN_N到所述ESD保護(hù)電路40，通過所述高速接收器20輸出高速時(shí)鐘信號HSCLK到所述ESD保護(hù)電路40和所述MIPI數(shù)字模塊50，所述ESD保護(hù)電路40根據(jù)第一指令信號IN_P和第二指令信號IN_N輸出第一鉗位信號OUT_P和第二鉗位信號OUT_N到MIPI數(shù)字模塊50，所述MIPI數(shù)字模塊50根據(jù)第一鉗位信號OUT_P和第二鉗位信號OUT_N做出響應(yīng)。

具體的，主機(jī)10通過第一輸入端PAD_P和第二輸入端PAD_N發(fā)送D-PHY周期時(shí)鐘階段使能序列到低功耗接收器30，低功耗接收器30通過第一指令信號IN_P和第二指令信號IN_N輸出該使能序列至ESD保護(hù)電路40。此時(shí)高速時(shí)鐘信號HSCLK為默認(rèn)低電位，ESD保護(hù)電路40通過第一鉗位信號OUT_P和第二鉗位信號OUT_N正常輸出該使能序列至MIPI數(shù)字模塊50，MIPI數(shù)字模塊50開啟該時(shí)鐘通路的高速模式。主機(jī)10隨后通過第一輸入端PAD_P和第二輸入端PAD_N發(fā)送高速差分時(shí)鐘信號至高速接收器20。高速接收器20通過高速時(shí)鐘信號HSCLK將該高速時(shí)鐘輸出至MIPI數(shù)字模塊的接收端。在所述高速時(shí)鐘信號HSCLK為周期時(shí)鐘階段時(shí)，作用于第一輸入端PAD_P和第二輸入端PAD_N的ESD有可能經(jīng)過低功耗接收器30影響第一指令信號IN_P和第二指令信號IN_N。但無論第一指令信號IN_P和第二指令信號IN_N的電位高低，所述ESD保護(hù)電路40輸出到所述MIPI數(shù)字模塊50的第一鉗位信號OUT_P和第二鉗位信號鉗位OUT_N均為低電平，從而防止MIPI數(shù)字模塊50的誤觸發(fā)，保證數(shù)據(jù)的正確傳輸。當(dāng)高速數(shù)據(jù)傳輸完成，高速時(shí)鐘信號HSCLK在緩沖收尾階段處于低電平并至少維持60ns后，主機(jī)10發(fā)送高電位的第一輸入端PAD_P和高電位的第二輸入端PAD_N到低功耗接收器30，低功耗接收器30輸出高電位的第一指令信號IN_P和第二指令信號IN_N。此時(shí)ESD保護(hù)電路40的第一節(jié)點(diǎn)A已完成放電，第二節(jié)點(diǎn)B為高電位，使得鉗位單元40輸出高電位的第一鉗位信號OUT_P和第二鉗位信號鉗位OUT_N到MIPI數(shù)字模塊50，從而使時(shí)鐘通路正確退出高速模式。

綜上所述，本發(fā)明提供的ESD保護(hù)電路及MIPI接口的時(shí)鐘通路，當(dāng)高速時(shí)鐘信號處于周期時(shí)鐘階段時(shí)，第一判斷單元控制充放電單元對第一節(jié)點(diǎn)交替進(jìn)行充放電，并且控制第一節(jié)點(diǎn)的充電速度和放電速度，使得第一節(jié)點(diǎn)處一直積累電荷，經(jīng)過第二判斷單元使得第二節(jié)點(diǎn)的電位保持為第一電平信號，最終鉗位單元的輸出端電位鉗位為第一電平信號，避免了第一鉗位信號和第二鉗位信號因ESD產(chǎn)生的錯(cuò)誤指令對傳輸過程的影響，保證數(shù)據(jù)的正確傳輸。

當(dāng)高速時(shí)鐘信號處于緩沖收尾階段時(shí)，第一節(jié)點(diǎn)處持續(xù)釋放電荷，經(jīng)過第二判斷單元使得第二節(jié)點(diǎn)的電位恢復(fù)為第二電平信號，從而鉗位單元的輸出端釋放鉗位電平，使后續(xù)的正常指令可以在緩沖收尾階段結(jié)束后正確通過第一鉗位信號、第二鉗位信號傳輸至MIPI接口數(shù)字模塊進(jìn)行處理。

本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。