專利名稱：低漏電的輸出入電路與相關裝置的制作方法
技術領域：
本發(fā)明有關一種低漏電的輸出入電路與相關裝置，尤指一種在輸出入電路的供應電源中斷后可利用內(nèi)部開關電路停止導通拉升電阻的阻抗路徑以減少漏電的輸出入電路及相關裝置。
背景技術：
各式各樣的電子裝置是現(xiàn)代資訊社會最重要的硬體基礎之一。一般來說，電子裝置中通常會整合多個各種功能的集成電路(ic，Integrated Circuit)與芯片；各芯片在運作時互相交換信號數(shù)據(jù)，便能提供電子裝置的整體功能。在芯片中，是以輸出入電路及對應的接墊(如信號輸出入接墊)連接外界電路，例如另一芯片或是電路板，以形成芯片的信號交換接口。為了某些信號交換的需求，接墊及/ 或輸出入電路中要設置終端阻抗，像是拉升電阻(pull-up resistor)，以適當維持接墊信號電平，或作為信號路徑的匹配阻抗。當芯片的電源中斷(power off)而暫停運作后，若外界電路還持續(xù)向此芯片的接墊傳輸信號，該芯片的接墊其實仍會經(jīng)由其阻抗而持續(xù)向外界電路汲取電力；對外界電路來說，此芯片的接墊中就像是有一漏電路徑，使電力持續(xù)由此漏電路徑漏失。因此，在某些信號交換規(guī)格標準中，不僅要求信號交換接口上的某些接墊必須要有特定阻值的阻抗(如拉升電阻)，更針對這些接墊制定漏電標準，以限制這些接墊上的漏電。譬如說，在 HDMI (High Definition Multimedia Interface，高解析度多媒體接口 ) 標準中，便為消費電子控制(CEC, Consumer Electronic Control)針腳(接墊)制定了嚴格的漏電標準。為達成此一漏電標準，需要有良好的低漏電拉升電阻解決方案。

發(fā)明內(nèi)容
因此，本發(fā)明即是要提供一種可提供低漏電拉升電阻的輸出入電路及裝置，不僅能在芯片正常運作時提供適當阻值的拉升電阻，當芯片的供應電源中斷時，還能以內(nèi)建的機制阻斷拉升電阻的導通，有效降低漏電，符合漏電標準。本發(fā)明的一個目的是為一芯片提供一種輸出入電路，其設有一接墊、一信號路徑、 一阻抗路徑及一內(nèi)建于芯片中的控制電路。其中，信號路徑耦接于接墊與一內(nèi)部電路間，以經(jīng)由接墊交換信號。阻抗路徑則旁路(bypass)于該信號路徑；此阻抗路徑耦接于芯片的供應電源(supply power)與接墊之間，設有第一與第二節(jié)點，并具有一開關電路耦接于第一與第二節(jié)點之間。根據(jù)供應電源的電壓與接墊的電壓兩者間的大小關系(也就是供應電源是否仍在正常供電)，此開關電路可選擇性地導通或不導通于第一與第二節(jié)點之間，藉此控制阻抗路徑是否將供應電源導通至接墊。當開關電路導通于第一與第二節(jié)點時，可使阻抗路徑導通于供應電源與接墊之間，以在供應電源與接墊之間提供一拉升電阻(pull-up resistor)。反之，當開關電路不導通于第一與第二節(jié)點時，阻抗路徑便會停止將接墊導通至供應電源端，以阻斷漏電路徑，降低接墊的漏電。開關電路系配合控制電路的控制而導通或不導通。此控制電路耦接于供應電源與接墊；根據(jù)供應電源的電壓與接墊的電壓兩者間的大小關系，控制電路可控制開關電路是否導通于第一與第二節(jié)點之間。其中，控制電路設有一控制端，耦接至開關電路的一個受控端；當接墊的電壓高于供應電源的電壓時(且兩者間的差異已經(jīng)大于一臨限電壓時)，代表芯片供應電源已經(jīng)中斷；而控制電路便會使開關電路停止導通，降低/防止漏電。相對地， 當接墊的電壓未高于供應電源的電壓時，代表芯片供應電源正常供電，故控制電路會使開關電路導通，使阻抗路徑可正常提供拉升電阻。更明確地說，在本發(fā)明的一實施例中，阻抗路徑上另具有一第三節(jié)點與第四節(jié)點； 第三節(jié)點位于接墊與開關電路之間，第四節(jié)點則位于開關電路與供應電源之間。而控制電路就耦接于第三節(jié)點與第四節(jié)點之間，以根據(jù)第三節(jié)點的電壓與第四節(jié)點的電壓比較接墊的電壓與供應電源的電壓?？刂齐娐分锌稍O置一第一控制單元及一第二控制單元。其中，第一控制單元耦接于第三節(jié)點、第四節(jié)點與控制端之間；當?shù)谒墓?jié)點的電壓低于第三節(jié)點的電壓(且兩者差異已經(jīng)大于一臨限電壓時)，第一控制單元可將第三節(jié)點的電壓導通至控制電路的控制端，進而使開關電路停止導通。第一控制單元中可設有一(或多個)P通道金氧半晶體管，其柵極耦接于第四節(jié)點，而其漏極-源極則耦接于第三節(jié)點與控制端之間；前述的臨限電壓可以是此晶體管的臨限電壓的絕對值。為進一步防止各種可能的漏電路徑， 此P通道金氧半晶體管的體極(bulk)可以是浮接(float)。另一方面，第二控制單元則耦接于控制端、供應電源與一地端之間。當供應電源的電壓高于一臨限電壓時，第二控制單元可將地端導通至控制端，進而使開關電路導通。此第二控制單元中可設有一(或多個)η通道金氧半晶體管，其柵極耦接于供應電源，源極耦接于地端，漏極則耦接于控制電路的控制端。至于開關電路本身，則可設有一(或多個)P型金氧半晶體管，其柵極耦接于受控端，其源極-漏極則耦接于該兩節(jié)點之間。為了盡可能阻斷各種漏電路徑，此P通道金氧半晶體管的體極(bulk)也可以是浮接(float)的。除上述控制電路與開關電路，為實現(xiàn)拉升電阻，本發(fā)明阻抗路徑可另包含有一內(nèi)部電阻，耦接于第三節(jié)點與開關電路之間。阻抗路徑亦可在接墊與第三節(jié)點之間設置一輔助電阻，作為一靜電放電防護電阻。本發(fā)明上述輸出入電路可廣泛應用于各種需要兼顧適當阻抗及低漏電的信號交換接口，譬如說，其可應用于HDMI信號交換接口，在傳輸消費電子控制(CEC，Consumer Electronic Control)信號的接墊/針腳上提供低漏電的拉升電阻。本發(fā)明的又一目的是提供一種應用上述輸出入電路的芯片。為使貴審查委員能更進一步了解本發(fā)明特征及技術內(nèi)容，請參閱以下有關本發(fā)明的詳細說明與附圖，然而附圖僅提供參考與說明，并非用來對本發(fā)明加以限制。


圖1示意的功能方塊圖是一典型芯片中拉升電阻的配置及一已知漏電控管機制的實施情形。圖2示意的是本發(fā)明輸出入電路配置于一芯片中的實施例。主要元件符號説明10,20 芯片
22阻抗路徑24 開關電路26,28 控制單元30 控制電路32 內(nèi)部電路36 輸出入電路38信號路徑PDr、NDr 驅(qū)動控制Mla-Mlc, M2a-M2e 晶體管Rla-Rlc、R2a_R2b 電阻N10-N12.N20-N25 節(jié)點Pdl、Pd2 接墊Vdd、Vdd_HV供應電源
G地端
D漏極
S源極
B體極
P+、N、P摻雜區(qū)
N-wellη型井
具體實施例方式請參考圖1 ；圖1示意的是一拉升電阻配置于一典型芯片10的情形。芯片10中設有晶體管Mia、Mlb,分別是ρ通道金氧半晶體管及η通道金氧半晶體管；兩晶體管的漏極-源極串接于一供應電源VdcUfA NlO及一地端G之間，并在其柵極分別接受驅(qū)動控制 PDr與NDr，以在接墊Pdl (節(jié)點WO)上實現(xiàn)輸出入電路的信號傳送及/或接收，使芯片10 能由接墊Pdl和外界電路(未圖示)交換信號。為在接墊Pdl上實現(xiàn)拉升電阻，芯片10中設有電阻Rla及Rlb，串接于供應電源Vdd、節(jié)點Nll與接墊Pdl之間。電阻Rla是一內(nèi)部電阻，電阻Rlb則可為一靜電放電防護電阻。當供應電源Vdd正常供電而使芯片10正常運作時，電阻Rla及Rlb可協(xié)助使接墊Pdl (也就是節(jié)點WO)的電壓上升/維持至供應電源 Vdd的電壓，直到晶體管Mlb被導通。因此，電阻Rla及Rlb可當作拉升電阻。然而，當供應電源Vdd停止供電而使芯片10停止運作后，電阻Rla及Rlb反而變成漏電的路徑。當供應電源Vdd電壓為零而停止供電時，等效上，接墊Pdl即是經(jīng)由電阻Rla 及Rlb耦接至一零電壓(即停止供電的供應電源Vdd)。此時，若接墊Pdl上連接的外界電路仍有信號電壓，電阻Rla及Rlb就會汲取電力，導致漏電。圖1中也示意了一種漏電控管機制。此控管機制主要是在芯片10的外部以一外接晶體管Mlc配合一外接的電阻Rlc來實現(xiàn)。電阻Rlc耦接于供應電源Vdd與接墊Pdl之間；晶體管Mlc為一 η通道金氧半晶體管，其柵極耦接于供應電源Vdd_HV，漏極-源極則分別耦接在接墊Pdl與一節(jié)點N12之間。其中，供應電源Vdd_HV至少須比供應電源Vdd高出一個臨限電壓值，如晶體管Mlc的臨限電壓值。在此配置下，連接于接墊Pdl的外界電路會導通至節(jié)點m2 ；換句話說，晶體管Mlc與電阻Rlc形成的外接電路等效上是以節(jié)點N12代替接墊Pdl。當供應電源Vdd_HV與Vdd正常供電時，晶體管Mlc導通，節(jié)點N12可導通至接墊Pdl實現(xiàn)信號交換，而電阻Rlc可提供拉升電阻。相對地，當供應電源Vdd_HV停止供電后，會連帶使晶體管Mlc停止在節(jié)點N12與接墊Pdl間導通，讓電阻Rlc無法由節(jié)點N12汲取電力。然而，此種漏電控管機制也有缺點。舉例來說，此漏電控管機制需以外接的晶體管Mlc來實現(xiàn)；原因之一，是因為這個晶體管Mlc是連接在信號交換的信號路徑上，也就是從節(jié)點N12至接墊Pdl的信號路徑。由于晶體管Mlc不能妨礙信號路徑上的信號交換速度與電子特性，故晶體管Mlc需要具備非常良好的導通特性；例如說，其導通時的源極-漏極間寄生電容與電阻都不能太大。因此，晶體管Mlc的布局面積與尺寸都無法妥協(xié)縮減，這也使晶體管Mlc無法內(nèi)建于芯片10中。一般來說，晶體管Mlc多是由單晶的外接晶體管來實現(xiàn)。如此一來，就會額外耗費電路板上的電路配置資源，增加電子裝置設計制造加工的時間與成本。再者，晶體管Mlc的柵極需接至比供應電源Vdd更高的另一供應電源Vdd_HV以維持信號交換時的電氣特性，此供應電源Vdd_HV需比供應電源Vdd高出一個晶體管的臨限電壓值，需另行提供，亦會增加電路板上的成本。請參考圖2 ；圖2示意的即是本發(fā)明漏電控管機制實現(xiàn)于一輸出入電路36并配置于一芯片20內(nèi)的實施例。輸出入電路36包括有一接墊Pd2、一信號路徑38、內(nèi)建于芯片 10中的阻抗路徑22與控制電路30，以及一內(nèi)部電路32。供應電源Vdd可為輸出入電路36 以及芯片20提供操作電壓與電力。內(nèi)部電路32中可包括晶體管Mh與M2b，例如分別為一 P通道金氧半晶體管與一 η通道金氧半晶體管，兩晶體管Mh與M2b的源極-漏極串接于供應電源VdcUfA N20與地端G之間，柵極則分別接受驅(qū)動控制PDr與NDr的控制，以在節(jié)點N20(接墊Pc^)上進行信號交換，包括信號發(fā)送、接收或收發(fā)雙向。也因此，節(jié)點N20至接墊Pd2的連線可視為信號路徑38。于此實施例中，阻抗路徑22中設有一開關電路M及兩電阻R2a、R2b。阻抗路徑 22旁路(bypass)于信號路徑38 ；換句話說，阻抗路徑22與信號路徑38是由接墊Pd2分歧而出的兩個不同電路分枝(branch)。阻抗路徑22耦接于供應電源Vdd與接墊Pd2之間，設有數(shù)個節(jié)點N21 (可視為第三節(jié)點)、N22、NM與N25 (可視為第四節(jié)點)，開關電路M即耦接于節(jié)點N22與擬4之間。耦接于節(jié)點N21與接墊Pd2之間的電阻R2b可以是一靜電放電防護電阻，用來防護接墊Pd2上可能發(fā)生的靜電放電。另一電阻R2a則耦接于節(jié)點N22與節(jié)點N21之間，為一內(nèi)部電阻。開關電路24中則可設有一(或多個)ρ型金氧半晶體管，圖 2中暫以一晶體管M2d為例來說明；晶體管M2d的柵極可視為開關電路M的受控端，其源極-漏極則耦接在兩節(jié)點NM與N22之間?？刂齐娐?0耦接于供應電源Vdd與接墊Pd2。在圖2的實施例中，控制電路30是經(jīng)由節(jié)點N21與節(jié)點N25而分別耦接于接墊Pd2與供應電源Vdd，以根據(jù)節(jié)點N21與節(jié)點 N25的電壓感知/比較接墊Pd2與供應電源Vdd的電壓；節(jié)點N23則可視為一控制端，耦接至開關電路M的受控端。就如圖2所示，于此實施例中，控制電路30內(nèi)設有兩控制單元沈及觀。控制單元觀(第一控制單元)耦接于節(jié)點N21、節(jié)點N25與控制端(節(jié)點N2!3)之間； 舉例而言，控制單元觀中可設有一(或多個)P通道金氧半晶體管，以晶體管M2c代表。晶體管M2c的柵極耦接于節(jié)點N25，而其漏極-源極則耦接于節(jié)點N21與控制端(節(jié)點N23)之間。控制單元沈則耦接于控制端、供應電源Vdd與地端G之間；控制單元沈中可設有一(或多個)η通道金氧半晶體管，以晶體管Mk代表。晶體管MkW柵極耦接于供應電源 Vdd，源極耦接于地端G，漏極則耦接于控制電路30的控制端(節(jié)點N23)。于圖2中，根據(jù)供應電源Vdd與接墊Pd2的電壓大小關系，可得知供應電源Vdd是否仍在正常提供操作電壓與電力，而控制電路30便可據(jù)此控制開關電路M選擇性地導通或不導通于節(jié)點N22與擬4之間，以控制阻抗路徑22是否將供應電源Vdd導通至接墊Pd2。當供應電源Vdd正常提供操作電壓時，供應電源Vdd的電壓會高于臨限電壓(例如晶體管M2e的臨限電壓)，控制單元沈?qū)ǘ鴮⒌囟薌導通至控制端(節(jié)點N23)，以使開關電路M導通。開關電路M在節(jié)點N22與擬4間導通時，可使阻抗路徑22導通于供應電源Vdd與接墊Pd2之間；而電阻R2a、R2b及開關電路M本身在節(jié)點N22與NM間的導通電阻便可在供應電源Vdd與接墊Pd2之間提供拉升電阻(pull-up resistor)。節(jié)點N25 的電壓不會低于節(jié)點N21的電壓，控制單元觀(晶體管M2c)不導通。另一方面，當供應電源Vdd停止提供正常的操作電壓時，供應電源Vdd的電壓會降低而趨近地端G的零電壓。此時，若接墊Pd2的電壓高于供應電源Vdd的電壓(且兩者間的差異已經(jīng)大于一臨限電壓，譬如說是晶體管M2c的臨限電壓的絕對值)，代表與接墊Pd2 連接的外界電路(未示于圖2)還有信號。于此實施例中，漏電控管機制就會啟動控制單元觀(晶體管M2c)會導通而將節(jié)點N21的電壓導通至控制電路30的控制端(節(jié)點N23)， 進而使開關電路對(晶體管M2d)關閉。當開關電路對不再導通于節(jié)點N22與擬4之間， 阻抗路徑22便會停止將接墊Pd2導通至供應電源Vdd端，以阻斷漏電路徑，降低/防止接墊Pd2的漏電。在此同時，由于供應電源Vdd的低電壓，控制單元沈(晶體管M2e)不會導
ο于此實施例中，開關電路M旁路于信號路徑38，不會妨礙信號路徑38上的信號交換，故開關電路對(即晶體管M2d)不需以大面積、大尺寸的晶體管來實現(xiàn)。相較于圖1的晶體管Mlc，本發(fā)明開關電路對的布局面積可以有效縮減至百分之一。較佳地，本發(fā)明漏電控管機制可完整內(nèi)建于芯片20中，不再耗用芯片外的電路配置資源，亦節(jié)省電子裝置設計、制造、加工的時間與成本。于此實施例中，開關電路M、控制單元觀乃至于內(nèi)部電路32中的各個ρ通道金氧半晶體管M2d、M2c及M2a的體極(bulk)可以是浮接(float)的。圖2中也以晶體管M2d 為例來示意體極浮接的情形。P型金氧半晶體管會形成于一 η型井Niell上，此η型井成型于一摻雜區(qū)P (如一 ρ型基底或另一重ρ型井)之上，η型井的兩個ρ型重摻雜區(qū)P+分別形成此晶體管的漏極D與源極S;另一 η型摻雜區(qū)N則形成體極B，用來接收電壓以偏壓 η型井。而體極浮接就是使體極B不連接到任何有固定偏壓的半導體結(jié)構(gòu)，例如供應電源 Vdd、晶體管的源極或是防衛(wèi)圈(guarding ring)。較佳地，晶體管M2d可采用體極浮接的技術來阻斷體極漏電路徑?？偨Y(jié)來說，相較于傳統(tǒng)技術，本發(fā)明漏電控管機制可內(nèi)建于芯片中，不僅能在供應電源正常供電、芯片正常運作時提供適當?shù)睦娮?，亦可在芯片供應電源中斷后阻斷漏電路徑。本發(fā)明上述輸出入電路36可廣泛應用在各種需要兼顧適當阻抗及低漏電的信號交換接口，譬如說，其可應用于HDMI信號交換接口，在傳輸消費電子控制(CEC，Consumer Electronic Control)信號的接墊/針腳上提供低漏電的拉升電阻。雖然圖2中的實施例是以一晶體管M2d、M2c及Mk來分別實現(xiàn)開關電路對、控制單元觀及沈，但這些電路亦可使用串聯(lián)或并聯(lián)的多個晶體管來實現(xiàn)。另外，各種可以提供適當阻抗的被動元件或主動元件(譬如說晶體管)皆可用來實現(xiàn)電阻Ma&R2b。若有需要的話，節(jié)點N24、N25之間及 /或節(jié)點N25與供應電源Vdd之間亦可配置電阻(或阻抗)。除了晶體管Mh與M2b之外， 內(nèi)部電路32中亦可包括其他種類的電路，如接收電路、電平轉(zhuǎn)移器(level shift)及/或各種靜電放電防護電路。 綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種更動與潤飾，因此本發(fā)明的保護范圍當以權利要求所界定的為準。
權利要求
1.一種輸出入電路，包含一供應電源；一接墊；以及一阻抗路徑，耦接于該供應電源與該接墊之間；該阻抗路徑上設有一第一節(jié)點與一第二節(jié)點，并設有一開關電路，耦接于該第一節(jié)點與該第二節(jié)點之間；其中，該開關電路可選擇性地導通或不導通于該第一節(jié)點與該第二節(jié)點之間，藉此控制該阻抗路徑是否將該供應電源導通至該接墊。
2.如權利要求1所述的輸出入電路，其特征在于，當該開關電路導通該第一節(jié)點與該第二節(jié)點時，可使該阻抗路徑導通于該供應電源與該接墊之間，以在該供應電源與該接墊之間提供一拉升電阻。
3.如權利要求1所述的輸出入電路，其特征在于，當該開關電路不導通于該第一節(jié)點與該第二節(jié)點時，該阻抗路徑會停止將該接墊導通至該供應電源。
4.如權利要求1所述的輸出入電路，其特征在于，更包含一控制電路，耦接于該供應電源與該接墊，用來根據(jù)該供應電源的電壓與該接墊的電壓兩者間的大小關系控制該開關電路是否導通于該第一節(jié)點與該第二節(jié)點之間。
5.如權利要求4所述的輸出入電路，其特征在于，該開關電路具有一受控端，而該控制電路設有一控制端，耦接于該受控端；當該接墊的電壓高于該供應電源的電壓時，該控制電路會使該開關電路停止導通；而當該接墊的電壓未高于該供應電源的電壓時，該控制電路則會使該開關電路導通。
6.如權利要求5所述的輸出入電路，其特征在于，該阻抗路徑另具有一第三節(jié)點與第四節(jié)點，該第三節(jié)點位于該接墊與該開關電路之間，該第四節(jié)點位于該開關電路與該供應電源之間，而該控制電路系耦接于該第三節(jié)點與該第四節(jié)點之間，該控制電路根據(jù)該第三節(jié)點的電壓與該第四節(jié)點的電壓比較該接墊的電壓與該供應電源的電壓。
7.如權利要求6所述的輸出入電路，其特征在于，該控制電路包含有一第一控制單元，耦接于該第三節(jié)點、該第四節(jié)點與該控制端之間；當該第四節(jié)點的電壓低于該第三節(jié)點的電壓，該第一控制單元可將該第三節(jié)點的電壓導通至該控制端，以使該開關電路停止導通。
8.如權利要求7所述的輸出入電路，其特征在于，該第一控制單元中設有一ρ通道金氧半晶體管，其柵極耦接于該第四節(jié)點，而其漏極與源極則耦接于該第三節(jié)點與該控制端。
9.如權利要求8所述的輸出入電路，其特征在于，該ρ通道金氧半晶體管的體極是浮接。
10.如權利要求6所述的輸出入電路，其特征在于，該控制電路包含有一第二控制單元，耦接于該控制端、該供應電源與一地端之間；當該供應電源的電壓高于一臨限電壓時，該第二控制單元將該地端導通至該控制端，以使該開關電路導通。
11.如權利要求10所述的輸出入電路，其特征在于，該第二控制單元中設有一η通道金氧半晶體管，其柵極耦接于該供應電源，源極耦接于該地端，漏極則耦接于該控制端。
12.如權利要求6所述的輸出入電路，其特征在于，該阻抗路徑更包含有一內(nèi)部電阻， 耦接于該第三節(jié)點與該開關電路之間。
13.如權利要求6所述的輸出入電路，其特征在于，該阻抗路徑更包含有一靜電放電防護電阻，耦接于該接墊與該第三節(jié)點之間。
14.如權利要求5所述的輸出入電路，其特征在于，該開關電路中設有一ρ型金氧半晶體管，其柵極耦接于該受控端，其源極與漏極則耦接于該第一節(jié)點與該第二節(jié)點。
15.如權利要求14所述的輸出入電路，其特征在于，該ρ通道金氧半晶體管的體極是浮接。
16.如權利要求1所述的輸出入電路，其特征在于，該接墊是用來傳輸一消費電子控制信號。
17.如權利要求1所述的輸出入電路，其特征在于，更包含有一信號路徑，耦接于該接墊以經(jīng)由該接墊傳輸信號；其中該信號路徑旁路于該阻抗路徑。
18.—種芯片，其包含有一接墊；一阻抗路徑，耦接于一供應電源與該接墊之間；該阻抗路徑上設有一第一節(jié)點與一第二節(jié)點，并設有一開關電路，耦接于該第一節(jié)點與該第二節(jié)點之間；其中，該開關電路可選擇性地導通或不導通于該第一節(jié)點與該第二節(jié)點之間，藉此控制該阻抗路徑是否將該供應電源導通至該接墊。
19.如權利要求18所述的芯片，其特征在于，更包含一內(nèi)部電路，由一信號路徑耦接于該接墊以經(jīng)由該接墊傳輸信號；其中該信號路徑是旁路于該阻抗路徑。
20.如權利要求18所述的芯片，其特征在于，當該開關電路導通該第一節(jié)點與該第二節(jié)點時，可使該阻抗路徑導通于該供應電源與該接墊之間，以在該供應電源與該接墊之間提供一拉升電阻。
全文摘要
一種低漏電的輸出入電路與相關裝置。輸出入電路在接墊與供應電源間設置一阻抗路徑；此阻抗路徑旁路于接墊的信號路徑，并設有一開關電路。根據(jù)輸出入電路供應電源與接墊間的電壓大小關系，開關電路選擇性地導通阻抗路徑。當輸出入電路的供應電源正常供電時，開關電路導通阻抗路徑而在接墊與供應電源間提供拉升電阻。當供應電源停止供電而使其電壓小于接墊電壓時，開關電路停止導通阻抗路徑以有效減少接墊漏電。
文檔編號H03K19/08GK102487278SQ20101058700
公開日2012年6月6日 申請日期2010年12月1日 優(yōu)先權日2010年12月1日
發(fā)明者葉俊文 申請人:晨星半導體股份有限公司, 晨星軟件研發(fā)(深圳)有限公司