調(diào)制驅(qū)動輸出級電路的制作方法
【專利摘要】本發(fā)明提供了一種調(diào)制驅(qū)動輸出級電路，包括開關(guān)控制電路部分和電流產(chǎn)生電路部分。調(diào)制驅(qū)動輸出級電路接收一對差分輸入電壓并且輸出一對差分輸出電流。電流產(chǎn)生電路部分包括第一晶體管、第二晶體管、第一基準電流源和第二基準電流源。開關(guān)控制電路部分包括第三晶體管、第四晶體管、第一反相器和第二反相器。一對差分輸入電壓中的第一差分電壓通過第一反相器輸入到第三晶體管的柵極，一對差分輸入電壓中的第二差分電壓通過第二反相器輸入到第四晶體管的柵極。第二晶體管的漏極輸出一對差分輸出電流中的第一差分電流，第一晶體管的漏極輸出一對差分輸出電流中的第二差分電流。本發(fā)明提供的調(diào)制驅(qū)動輸出級電路能夠增大驅(qū)動器的電壓裕度。
【專利說明】調(diào)制驅(qū)動輸出級電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種調(diào)制驅(qū)動電路，尤其涉及一種應(yīng)用于激光驅(qū)動器中的調(diào)制驅(qū)動輸出級電路。
【背景技術(shù)】
[0002]隨著科技的進步，光纖通訊已經(jīng)進入了有線通信的各個領(lǐng)域，成為通信發(fā)展的主流。要實現(xiàn)光纖網(wǎng)絡(luò)通信，首先要解決的問題就是如何將信號加載到光纖通道上，即需要進行光調(diào)制。
[0003]最簡單、應(yīng)用最廣的調(diào)制策略是開關(guān)鍵控(00K，on-off keying)調(diào)制，即根據(jù)輸入數(shù)據(jù)是邏輯“I”或邏輯“O”來相應(yīng)的打開或關(guān)斷光束。OOK調(diào)制信號有兩種實現(xiàn)方式，SP外部調(diào)制和直接調(diào)制。外部調(diào)制是使用外部調(diào)制器改變激光器輸出的穩(wěn)定光功率來實現(xiàn)調(diào)制，整個系統(tǒng)結(jié)構(gòu)復雜，成本高昂，不利于集成和小型化。直接調(diào)制則是通過信息流直接控制半導體激光器的驅(qū)動電流，從而獲得輸出功率的變化來實現(xiàn)調(diào)制，這種調(diào)制方式簡單，能保證有良好的線性工作范圍和帶寬，因此在光纖通信系統(tǒng)中得到了廣泛的應(yīng)用。
[0004]傳統(tǒng)的調(diào)制驅(qū)動輸出級電路11如圖1中所示,包括三個晶體管Mn、M12、M13。晶體管M13的漏極連接于晶體管M11與晶體管M12的源極，晶體管M13的源極接地，晶體管M13的柵極輸入偏置電壓\^。晶體管M11的漏極連接于半導體激光器LD的輸出端，半導體激光器LD的輸入端連接于電源電壓VDD。晶體管M12的漏極通過電阻連接于電源電壓VDD。晶體管M11與晶體管M12的柵極接收一對差分輸入電壓(VIP、Vin),晶體管M11與晶體管M12的漏極輸出一對差分輸出電流以驅(qū)動半導體激光器LD。當電源電壓VDD較低時，驅(qū)動器的裕度可能不足以保證晶體管Mn、M12的快速切換。另外，在傳輸數(shù)據(jù)時，當Vip從高電平跳變到低電平時，由于溝道電荷注入效應(yīng)和和時鐘饋通效應(yīng)，晶體管M11的寄生電容CemXam會通過漏端向半導體激光器LD注入負電荷，從而使半導體激光器LD驅(qū)動電流的下降時間增大；當輸入電壓的同相端Vip從低電平跳變到高電平時，由于時鐘饋通效應(yīng)，晶體管M11的寄生電容Cgdu> Cgsu會通過漏端和源端向通路中注入正電荷，從而使半導體激光器驅(qū)動電流的上升時間增大。
[0005]因此，本領(lǐng)域的技術(shù)人員致力于開發(fā)一種調(diào)制驅(qū)動輸出級電路，以解決傳統(tǒng)技術(shù)中的缺陷。

【發(fā)明內(nèi)容】

[0006]有鑒于現(xiàn)有技術(shù)的上述缺陷，本發(fā)明所要解決的技術(shù)問題是提供一種調(diào)制驅(qū)動輸出級電路，其能夠增大驅(qū)動器的電壓裕度，以避免電源電壓較低時驅(qū)動器因裕度不足而使得晶體管的無法快速切換的問題。
[0007]為實現(xiàn)上述目的，本發(fā)明提供了一種調(diào)制驅(qū)動輸出級電路，包括開關(guān)控制電路部分和電流產(chǎn)生電路部分，調(diào)制驅(qū)動輸出級電路接收一對差分輸入電壓，輸出一對差分輸出電流；電流產(chǎn)生電路部分包括第一晶體管、第二晶體管、第一基準電流源和第二基準電流源，開關(guān)控制電路部分包括第三晶體管、第四晶體管、第一反相器和第二反相器；第一晶體管的漏極通過第一基準電流源連接電源電壓，第二晶體管的漏極通過第二基準電流源連接電源電壓；第三晶體管和第四晶體管的源極分別接地，第三晶體管的漏極連接于第一晶體管的源極，第四晶體管的漏極連接于第二晶體管的源極；一對差分輸入電壓中的第一差分電壓通過所述第一反相器輸入到第三晶體管的柵極，一對差分輸入電壓中的第二差分電壓通過第二反相器輸入到第四晶體管的柵極；第二晶體管的漏極輸出一對差分輸出電流中的第一差分電流，第一晶體管的漏極輸出一對差分輸出電流中的第二差分電流。
[0008]在本發(fā)明的較佳實施方式中，開關(guān)控制電路部分還包括第五晶體管、第六晶體管、第三反相器和第四反相器，第三反相器的輸入端連接于第一反相器的輸出端，第三反相器的輸出端連接于第五晶體管的柵極，第五晶體管的源極與漏極分別連接于第三晶體管的漏極，第四反相器的輸入端連接于第二反相器的輸出端，第四反相器的輸出端連接于第六晶體管的柵極，第六晶體管的源極與漏極分別連接于第四晶體管的漏極。
[0009]在本發(fā)明的較佳實施方式中，第一晶體管、第二晶體管、第三晶體管和第四晶體管均為NMOS場效應(yīng)管,第五晶體管與第六晶體管均為PMOS場效應(yīng)管。
[0010]在本發(fā)明的較佳實施方式中，電流產(chǎn)生電路部分還包括第七晶體管、第八晶體管、第九晶體管、第十晶體管、第三基準電流源和第四基準電流源；第七晶體管的柵極連接于第三反相器的輸出端，第七晶體管的漏極連接于第一晶體管的源極，第七晶體管的源極通過第三基準電流源接地；第八晶體管的柵極連接于第四反相器的輸出端，第八晶體管的漏極連接于第二晶體管的源極，第八晶體管的源極通過第四基準電流源接地；第九晶體管的源極連接于第七晶體管的源極，第九晶體管的漏極連接于電源電壓；第十晶體管的源極連接于第八晶體管的源極，第十晶體管的漏極連接于電源電壓。
[0011]在本發(fā)明的較佳實施方式中，第七晶體管、第八晶體管、第九晶體管和第十晶體管均為NMOS場效應(yīng)管。
[0012]在本發(fā)明的較佳實施方式中，第一差分電流的電流值Iqp=Id2-1kef2，其中Id2S第二晶體管的漏極電流，Ieef2為第二基準電流源的輸出電流；第二差分電流的電流值Iw=Im-1kefi，其中Im為第一晶體管的漏極電流，Ieefi為第一基準電流源的輸出電流。
[0013]綜上所述，本發(fā)明提供的調(diào)制驅(qū)動輸出級電路，第三晶體管與第四晶體管的源極直接接地，以減小晶體管上消耗的電壓余度，從而增大了驅(qū)動器的電壓裕度；即使在電源電壓較低時，也能保證晶體管的快速切換。
[0014]以下將結(jié)合附圖對本發(fā)明的構(gòu)思、具體結(jié)構(gòu)及產(chǎn)生的技術(shù)效果作進一步說明，以充分地了解本發(fā)明的目的、特征和效果。
【專利附圖】

【附圖說明】
[0015]圖1所示為傳統(tǒng)的調(diào)制驅(qū)動輸出級電路；
[0016]圖2所示為本發(fā)明的一個較佳實施例的調(diào)制驅(qū)動輸出級電路。
【具體實施方式】
[0017]如圖2所示為本發(fā)明的一個較佳實施例的調(diào)制驅(qū)動輸出級電路，其為左右兩邊對稱的電路。調(diào)制驅(qū)動輸出級電路包括開關(guān)控制電路部分22和電流產(chǎn)生電路部分21。開關(guān)控制電路部分22接收差分輸入電壓(VIP、Vin),其中差分輸入電壓包括第一差分電壓Vip和第二差分電壓VIN。電流產(chǎn)生電路部分21連接于開關(guān)控制電路部分22，且在開關(guān)控制電路部分22的控制下輸出差分輸出電流(lop、ΙοΝ)，其中差分輸入電壓包括第一差分電流Iw和第二差分電流IQN。
[0018]在本發(fā)明的實施例中，電流產(chǎn)生電路部分21包括第一晶體管乂、第二晶體管M2、第七晶體管M7、第八晶體管M8、第九晶體管M9、第十晶體管Mltl、第一基準電流源Ikef1、第二基準電流源Ikef2、第三基準電流源I.及第四基準電流源IKEF4。開關(guān)控制電路部分22包括第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第一反相器INV1、第二反相器INV2、第三反相器INV3及第四反相器INV4。其中，第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第七晶體管M7、第八晶體管M8、第九晶體管M9及第十晶體管Mltl均為NMOS場效應(yīng)管；第五晶體管M5與第六晶體管M6均為PMOS場效應(yīng)管。然，本發(fā)明并不限于此。
[0019]在本發(fā)明的實施例中，第三晶體管晶％和第四晶體管M4的源極分別接地。第三晶體管M3的漏極連接于第一晶體管M1的源極，第四晶體管M4的漏極連接于第二晶體管M2的源極。第三晶體管M3的柵極連接于第一反相器INV1的輸出端，第一差分電壓Vip通過第一反相器INV1輸入到第三晶體管M3的柵極。第四晶體管M4的柵極連接于第二反相器INV2的輸出端，第二差分電壓Vip通過第一反相器INV1輸入到第三晶體管M3的柵極。第三反相器INV3的輸入端連接于第一反相器INV1的輸出端,第三反相器INV3的輸出端連接于第五晶體管M5的柵極與第七晶體管M7的柵極。第五晶體管M5的源極和漏極分別連接于第三晶體管M3的漏極。第四反相器INV4的輸入端連接于第二反相器INV2的輸出端，第四反相器INV3的輸出端第六晶體管M6的柵極與第八晶體管M8的柵極。第六晶體管M6的源極和漏極分別連接于第四晶體管M4的漏極。第七晶體管M7的漏極連接于第一晶體管M1的源極，第七晶體管M7的源極通過第三基準電流源Ikef3接地。第八晶體管M8的漏極連接于第二晶體管札的源極，第八晶體管M8的源極通過第四基準電流源Ikef4接地。第九晶體管M9的源極連接于第七晶體管(M7)的源極，第九晶體管M9的漏極連接于電源電壓VDD，第九晶體管M9的柵極接收偏置電壓VBN。第十晶體管Mltl的源極連接于第八晶體管M8的源極，第十晶體管M10的漏極連接于電源電壓VDD，第十晶體管Mltl的柵極接收偏置電壓VBN。第一晶體管M1的漏極通過第一基準電流源Ikefi連接電源電壓VDD，第一晶體管M1的漏極輸出第二差分電流IQN。第二晶體管M2的漏極通過第二基準電流源Ikef2連接電源電壓VDD，第二晶體管M2的漏極輸出一對差分輸出電流中的第一差分電流I()P。
[0020]在本發(fā)明的實施例中，當傳輸數(shù)據(jù)邏輯“O”時，第一差分電壓Vip為低電平，第二差分電壓Vin為高電平。第一差分電壓Vip的電壓經(jīng)過第一反相器INV1的作用后由低電平變?yōu)楦唠娖?，即第三晶體管M3的柵極電壓為高電平，第三晶體管M3打開；第一差分電壓Vip經(jīng)過第一反相器INV1與第三反相器INV3的作用后仍為低電平，即第七晶體管M7的柵極電壓為低電平，第七晶體管M7關(guān)閉。第二差分電壓Vin經(jīng)過第二反相器INV2的作用后由高電平變?yōu)榈碗娖?，即第四晶體管M4的柵極電壓為低電平，第四晶體管M4關(guān)閉；第二差分電壓Vin經(jīng)過第二反相器INV2與第四反相器INV4的作用后仍為高電平，即第八晶體管M8的柵極電壓為高電平，第八晶體管M8打開。因此，第一差分電流沒有電流輸出；然而，由第二基準電流源Ikef2、第二晶體管M2、第八晶體管M8、第四基準電流源Ikef4組成的通路使第二晶體管M2仍然保持在打開狀態(tài)。第二差分電流Iw有電流輸出。由于實際中的第一基準電流源Ikefi遠小于第二差分電流Iqn,因而第二差分電流1(?輸出的電流值為Iqn=Id1-1refi ^ ID1，其中Idi為第一晶體管M1的漏極電流。此時，第五晶體管M5的溝道中聚集正電荷，第六晶體管M6的溝道中聚集負電荷。
[0021]同理，當傳輸數(shù)據(jù)邏輯“I”時，輸入電壓的第一差分電壓Vip為高電平，第二差分電壓Vin為低電平。此時，第四晶體管M4與第七晶體管M7打開，第三晶體管M3與第八晶體管M8關(guān)閉。第二差分電流I?沒有電流輸出，然而，由第一基準電流源Ikef1、第一晶體管M1、第七晶體管M7、第三基準電流Ikef3組成的通路使晶體管M1仍然保持在打開狀態(tài)。第一差分電流Itff有電流輸出，且第一差分電流Iw輸出的電流值為Iw=Id2-1kef2 ^ Id2 (基準電流源Ikef2遠小于第一差分電流Ιορ)，其中Id2為第二晶體管M2的漏極電流。此時，第六晶體管M6的溝道中聚集正電荷，第五晶體管M5的溝道中聚集負電荷。
[0022]在傳輸數(shù)據(jù)由邏輯“O”跳變到邏輯“ I ”的過程中，以第二差分電壓Vin為例，第四晶體管M4的柵極電壓由低電平跳變到高電平(第四晶體管M4由關(guān)閉變?yōu)榇蜷_)，第六晶體管M6的柵極電壓由高電平跳變到低電平，傳輸數(shù)據(jù)邏輯“O”時第六晶體管M6溝道中聚集的負電荷被第四晶體管M4吸收，從而加快了第四晶體管M4的打開速度，減小了差分輸出電流的上升時間。同理，在傳輸數(shù)據(jù)由邏輯“I”跳變到邏輯“O”的過程中，第四晶體管M4的柵極電壓由高電平跳變到低電平(第四晶體管M4由打開變?yōu)殛P(guān)閉)，第六晶體管M6的柵極電壓由低電平跳變到高電平，第四晶體管M4溝道中的負電荷被第六晶體管M6聚集的正電荷吸收，從而加快了第四晶體管仏的關(guān)閉速度，減小了差分輸出電流的下降時間。由上可知，第五晶體管Μ5與第六晶體管M6在電路中相當于“虛擬”開關(guān)，只需適當?shù)倪x取第五晶體管M5、第六晶體管M6的種類與尺寸以使其與第三晶體管M3、第四晶體管M4相匹配，就能減弱溝道電荷注入效應(yīng)的影響，抑制時鐘饋通效應(yīng)。[0023]于另一方面，當?shù)谌w管M3或第四晶體管M4打開時，其等效電阻的計算公式為R=I/[UnCra(Ves4-Vra4)W4Zl4],其中，μ ?為電子遷移率，CmS單位面積的柵氧化層電容，Vgs4為第四晶體管M4柵極與源極之間的電壓，Vth4為第四晶體管M4的過驅(qū)動電壓，胃4為第四晶體管M4的柵寬，L4為第四晶體管M4的柵長。由于第三晶體管M3與第四晶體管M4的源極直接接地，較圖1所示的傳統(tǒng)的調(diào)制驅(qū)動輸出級電路相比具有Ves3，4>Vesil，12，因此，其等效電阻R0N3,4<R0N11,12°即，當差分輸出電流大小相同時，消耗在第三晶體管M3與第四晶體管M4上的電壓余度比消耗在晶體管Mn、M12上的電壓余度小，從而增大了電壓裕度。
[0024]綜上所述，本發(fā)明提供的調(diào)制驅(qū)動輸出級電路，第三晶體管M3與第四晶體管M4的源極直接接地，以減小晶體管上消耗的電壓余度，從而增大了驅(qū)動器的電壓裕度，即使在電源電壓VDD較低時，也能保證晶體管的快速切換；增加了第五晶體管M5與第六晶體管M6,減弱了溝道電荷注入效應(yīng)的影響，并且抑制了時鐘饋通效應(yīng)。另外，電流產(chǎn)生電路部分的設(shè)計，使得不管第一差分電流W、第二差分電流I?是否有電流輸出，與其對應(yīng)的第一晶體管M1、第二晶體管M2始終保持在打開狀態(tài)，從而避免了開啟延遲。
[0025]以上詳細描述了本發(fā)明的較佳具體實施例。應(yīng)當理解，本領(lǐng)域的普通技術(shù)無需創(chuàng)造性勞動就可以根據(jù)本發(fā)明的構(gòu)思作出諸多修改和變化。因此，凡本【技術(shù)領(lǐng)域】中技術(shù)人員依本發(fā)明的構(gòu)思在現(xiàn)有技術(shù)的基礎(chǔ)上通過邏輯分析、推理或者有限的實驗可以得到的技術(shù)方案，皆應(yīng)在由權(quán)利要求書所確定的保護范圍內(nèi)。
【權(quán)利要求】
1.一種調(diào)制驅(qū)動輸出級電路，包括開關(guān)控制電路部分(22)和電流產(chǎn)生電路部分(21)，其特征在于，所述調(diào)制驅(qū)動輸出級電路接收一對差分輸入電壓(VIP、Vin),輸出一對差分輸出電流(1『1n);所述電流產(chǎn)生電路部分(21)包括第一晶體管(M1X第二晶體管(M2)、第一基準電流源(Ieefi )和第二基準電流源(Ikef2 )，所述開關(guān)控制電路部分(21)包括第三晶體管(M3)、第四晶體管(M4)、第一反相器(INV1)和第二反相器(INV2);所述第一晶體管(M1)的漏極通過所述第一基準電流源(Ikefi)連接電源電壓(VDD)，所述第二晶體管(M2)的漏極通過所述第二基準電流源(Ikef2)連接電源電壓(VDD);所述第三晶體管(M3)和所述第四晶體管(M4)的源極分別接地，所述第三晶體管(M3)的漏極連接于所述第一晶體管(M1)的源極，所述第四晶體管(M4)的漏極連接于所述第二晶體管(M2)的源極；所述一對差分輸入電壓中的第一差分電壓(Vip)通過所述第一反相器(INV1)輸入到所述第三晶體管(M3)的柵極，所述一對差分輸入電壓中的第二差分電壓(Vin)通過第二反相器(INV2)輸入到所述第四晶體管(M4)的柵極；所述第二晶體管(M2)的漏極輸出所述一對差分輸出電流中的第一差分電流(Itff),所述第一晶體管(M1)的漏極輸出所述一對差分輸出電流中的第二差分電流(Iw)。
2.根據(jù)權(quán)利要求1所述的調(diào)制驅(qū)動輸出級電路，其特征在于，所述開關(guān)控制電路部分(22)還包括第五晶體管(M5)、第六晶體管(M6)、第三反相器(INV3)和第四反相器(INV4)，所述第三反相器(INV3)的輸入端連接于所述第一反相器(INV1)的輸出端，所述第三反相器(INV3)的輸出端連接于所述第五晶體管(M5)的柵極，所述第五晶體管(M5)的源極與漏極分別連接于所述第三晶體管(M3)的漏極，所述第四反相器(INV4)的輸入端連接于所述第二反相器(INV2)的輸出端，所述第四反相器(INV4)的輸出端連接于所述第六晶體管(M6)的柵極，所述第六晶體管(M6)的源極與漏極分別連接于所述第四晶體管(M4)的漏極。
3.根據(jù)權(quán)利要求2所述的調(diào)制驅(qū)動輸出級電路，其特征在于，所述第一晶體管(M1)、所述第二晶體管(M2) 、所述第三晶體管(M3)和所述第四晶體管(M4)均為NMOS場效應(yīng)管，所述第五晶體管(M5)與所述第六晶體管(M6)均為PMOS場效應(yīng)管。
4.根據(jù)權(quán)利要求2所述的調(diào)制驅(qū)動輸出級電路，其特征在于，所述電流產(chǎn)生電路部分(22)還包括第七晶體管(M7)、第八晶體管(M8)、第九晶體管(M9)、第十晶體管(M1CI)、第三基準電流源(I.)和第四基準電流源(Ikef4);所述第七晶體管(M7)的柵極連接于所述第三反相器(INV3)的輸出端，所述第七晶體管(M7)的漏極連接于所述第一晶體管(M1)的源極，所述第七晶體管(M7)的源極通過所述第三基準電流源(Ikef3)接地；所述第八晶體管(M8)的柵極連接于所述第四反相器(INV4)的輸出端，所述第八晶體管(M8)的漏極連接于所述第二晶體管(M1)的源極，所述第八晶體管(M8)的源極通過所述第四基準電流源(Ikef4)接地；所述第九晶體管(M9)的源極連接于所述第七晶體管(M7)的源極，所述第九晶體管(M9)的漏極連接于電源電壓(VDD);所述第十晶體管(Mltl)的源極連接于所述第八晶體管(M8)的源極，所述第十晶體管(Mltl)的漏極連接于電源電壓(VDD)。
5.根據(jù)權(quán)利要求4所述的調(diào)制驅(qū)動輸出級電路，其特征在于，所述第七晶體管(M7)、所述第八晶體管(M8)、所述第九晶體管(M9)和所述第十晶體管(Mltl)均為NMOS場效應(yīng)管。
6.根據(jù)權(quán)利要求1所述的調(diào)制驅(qū)動輸出級電路，其特征在于，所述第一差分電流(Itff)為:Ιορ=Ι Ιμ?，其中Ike為所述第二晶體管(M2)的漏極電流；所述第二差分電流(Iw)為:I?=Id1-1REFi，其中Idi為所述第一晶體管(M1)的漏極電流。
【文檔編號】H03K17/687GK103957059SQ201410143134
【公開日】2014年7月30日 申請日期:2014年4月10日 優(yōu)先權(quán)日:2014年4月10日
【發(fā)明者】黃立, 潘文光, 馬成炎 申請人:嘉興禾潤電子科技有限公司