整個(gè)FPGA。
[0034]某些利用在圖1中所描繪的架構(gòu)的FPGA包含額外的邏輯區(qū)塊，而破壞了構(gòu)成該FPGA的一大部分的規(guī)則的列狀結(jié)構(gòu)。該額外的邏輯區(qū)塊可以是可程序化的區(qū)塊及/或?qū)Ｓ玫倪壿?。例如，處理器區(qū)塊110是跨越數(shù)行的CLB以及BRAM。
[0035]注意到的是，圖1只是欲描繪一范例的FPGA架構(gòu)。例如，在一列中的邏輯區(qū)塊數(shù)目、該列的相對(duì)的寬度、列的數(shù)目及順序、內(nèi)含在該列中的邏輯區(qū)塊類型、該邏輯區(qū)塊的相對(duì)的尺寸、以及內(nèi)含在圖1的頂端處的互連/邏輯的實(shí)施方式只純粹是范例的。例如，在一實(shí)際的FPGA中，該CLB所出現(xiàn)之處通常都包含超過一相鄰列的CLB，以促進(jìn)使用者邏輯的有效率的實(shí)施，但是相鄰的CLB列的數(shù)目隨著該FPGA的整體尺寸而改變。
[0036]即使以下的說明是就一經(jīng)堆棧的晶粒以提供一FPGA或是其它SoC而論，但是以下的說明并不限于FPGA、SoC或是任何特定類型的經(jīng)堆棧的晶粒。而是，以下的說明適用于任何具有一中介物的經(jīng)堆棧的晶粒組件，其原因從以下的說明將會(huì)變成明顯的。
[0037]圖2-1至2-3是從一橫截面的側(cè)視圖來描繪一范例的用于利用一晶圓尺寸或是芯片尺寸的制造組件(〃組件〃)250以形成一種多個(gè)晶?；蚴墙?jīng)堆棧的晶粒IC(〃經(jīng)堆棧的晶粒〃)200的制程流程的個(gè)別的方塊圖。在圖2-1中，組件250具有一載體201，該載體201具有一或多個(gè)附接至其的集成電路晶粒202。集成電路晶粒202可經(jīng)由復(fù)數(shù)個(gè)微凸塊204來耦接至一中介物203。集成電路晶粒202可包含一 FPGA晶粒、一電源供應(yīng)器晶粒、一內(nèi)存晶粒、一光學(xué)接口晶粒、及/或一繪圖處理器晶粒、或是任何其它一或多種類型的集成電路晶粒中的一或多個(gè)。此種集成電路晶粒202中的一或多個(gè)可能是易受到來自中介物203的表面電荷放電的損害，即如同在以下額外詳細(xì)敘述者。
[0038]中介物203仍然可以是一中介物晶圓的部分，即如同在以下額外詳細(xì)敘述者。換言之，一中介物晶圓在此時(shí)點(diǎn)可能已被切割、或是未被切割。此一般被稱為一晶圓上芯片(chip-on-wafer)流程或是CoW流程。選配的是，中介物203在此時(shí)點(diǎn)可以是已經(jīng)從一中介物晶圓被切割出，并且接著使得集成電路晶粒中的一或多個(gè)附接至其。此一般被稱為一芯片堆桟(chip-on-chip)流程或是CoC流程。在此種流程中的任一個(gè)，一底膠填充(underfill)可被注入在集成電路晶粒之間，并且一塑?；衔?mold compound)可被用來有效的將集成電路晶粒202結(jié)合在一起；然而，為了清楚及不受限的目的，此種底膠填充及塑?；衔镌诖瞬⑽凑f明性地加以描繪。此外，為了清楚及不受限的目的，將假設(shè)一 CoW流程被使用，即使一 CoW流程或是一 CoC流程的任一個(gè)都可加以利用。
[0039]中介物203可包含穿過基板的貫孔("TSV") 208。對(duì)于一硅基板而言，TSV有時(shí)被稱為穿過硅的貫孔。為了清楚及不受限的目的，將假設(shè)一硅基板被使用；然而，在其它實(shí)例中，其它類型的材料或是材料的組合也可被使用作為一半導(dǎo)體基板。尤其，為了清楚及不受限的目的，將假設(shè)此種硅基板是一 P型輕摻雜(〃P-〃)的基板。然而，在其它實(shí)例中，一 η型摻雜的基板也可被使用；然而，一 η型基板的使用可能會(huì)影響摻雜結(jié)構(gòu)及/或布局，以便于提供一足夠低的崩潰電壓，即如同從以下的說明可理解者。
[0040]TSV 208的一部分可耦接至微凸塊204的一部分，以用于和集成電路晶粒202中的一或多個(gè)電性通訊。為了清楚及不受限的目的，在圖2-1至2-3中，TSV208說明性地被描繪為直接耦接至微凸塊204 ;然而，如同在以下額外詳細(xì)敘述的，一或多個(gè)導(dǎo)體層及/或一或多個(gè)貫孔導(dǎo)體層可以形成在中介物203中，以提供用于此耦接至一或多個(gè)微凸塊204的互連。這些互連可包含一或多個(gè)接地總線以及一或多個(gè)電源總線。為了清楚及不受限的目的，單一接地總線以及單一電源總線在以下額外詳細(xì)地加以描述。
[0041]在此時(shí)點(diǎn)，中介物203的一底表面209 ("背側(cè)表面")或是一中介物晶圓的一背側(cè)表面是如同說明性描繪地面朝上的，并且中介物203的一頂表面211 (〃前側(cè)表面〃)或是一中介物晶圓的一前側(cè)表面是如同說明性描繪地面朝下的。類似地，圖3-1及3-2是分別從一俯視圖以及一仰視圖來說明性地描繪一中介物晶圓("晶圓")300的個(gè)別的方塊圖。晶圓300可包含復(fù)數(shù)個(gè)中介物203。在圖3-1中，晶圓300的一前側(cè)表面211是說明性地被描繪。盡管背側(cè)表面209的電荷累積是一般在以下參考中介物203所敘述的，但是在中介物晶圓300上的前側(cè)表面211的電荷累積可能如同在圖3-1中所說明性描繪地發(fā)生，其中電荷205及/或206是在前側(cè)表面211上。
[0042]在圖3-2中，晶圓300的一背側(cè)表面209說明性地被描繪。在中介物晶圓300上的背側(cè)表面209的電荷累積可能如同在圖3-2中所說明性描繪地發(fā)生，其中電荷205及/或206是在背側(cè)表面209上。
[0043]在一經(jīng)堆棧的晶粒200 (有時(shí)被稱為堆棧的硅互連技術(shù)或是SSIT)的制造期間，一中介物或是中介物晶圓被曝露到帶電粒子、電子以及其它形式的能量("電荷")。這些電荷可包含正電荷及/或負(fù)電荷。此種電荷可能來自一些可能的來源中的任一種，除了其它曝露到帶電粒子及電子的可能的來源之外，其包含但不限于曝露到一電漿強(qiáng)化的化學(xué)氣相沉積("PECVD")的一電漿、曝露到電漿蝕刻("干式蝕刻")的一電漿、及/或來自傳輸?shù)撵o電放電。
[0044]同時(shí)參考到圖2-1至2-3、3-1及3_2，例如是大致被描繪為正電荷205及負(fù)電荷206的電荷可能聚集在中介物203的一背側(cè)表面209以及一前側(cè)表面211?；叵胛⑼箟K204可以在此時(shí)點(diǎn)被囊封，因而在此種制造中的此時(shí)點(diǎn)的曝露到靜電或是其它放電可以是來自此種囊封的外部。這些電荷205及/或206可能在此種背側(cè)表面209以及形成在集成電路晶粒202中的一或多個(gè)中的晶體管以及其它裝置的源極-汲極的接面或是更一般而言的p-n或是n-p接面("p-n"可交換地被使用以指稱p_n及η-p接面的任一者或是兩者，除非另有明確地指出)之間產(chǎn)生一電位差207。
[0045]在此時(shí)點(diǎn)是假設(shè)中介物203是被稱為一 〃被動(dòng)〃中介物。在一習(xí)用的集成電路晶粒中，晶體管可以通過限制金屬以與門極尺寸的一面積比例的天線規(guī)則而受到保護(hù)免于電漿損害。此外，一習(xí)用的集成電路晶?？删哂徐o電放電("ESD")保護(hù)電路。然而，對(duì)于一經(jīng)堆棧的晶粒而言，為了降低中介物形成的成本，中介物可以只有被動(dòng)構(gòu)件。例如，一被動(dòng)中介物可以只有具有微凸塊、金屬互連、TSV、凸塊底部金屬化("UMB")、以及C4球。這些被動(dòng)構(gòu)件可以具有大的寬度、長度、及/或高度以降低電阻-電容("RC")延遲。另外，一中介物的一高密度的金屬布局可能會(huì)使得一高的天線比例成為一重要的風(fēng)險(xiǎn)。
[0046]類似地，若電荷205及/或206被給予一導(dǎo)電的路徑至一集成電路晶粒202的p_n接面，則此種電荷可能會(huì)造成顯著的損害，此可能會(huì)使得一與其相關(guān)的裝置后續(xù)會(huì)過早地失效或是無法使用的。類似地，圖4-1是描繪圖2-1至2-3的一經(jīng)堆棧的晶粒200的一橫截面圖的一范例的部分400的方塊圖。
[0047]在圖4-1中，一 TSV 208可以是形成在中介物203的一基板560中，該基板560可以是一如先前所述的硅P-基板。一中介物203的TSV 208可以是由銅所形成的并且可具有一或多個(gè)阻障層402以及一介電層401，其可耦接至一導(dǎo)電層。在此例子中，一導(dǎo)電層451是耦接至TSV 208?？梢允且唤饘賹拥膶?dǎo)電層451可以通過例如一導(dǎo)電的貫孔層454來耦接至例如可以是金屬層的導(dǎo)電層452。金屬層452可親接至一導(dǎo)電的貫孔層455。貫孔層454及455可以都是金屬貫孔層。金屬層451及452以及貫孔層454及455可以都是銅為基礎(chǔ)的導(dǎo)電層。
[0048]金屬貫孔層455可以通過一微凸塊204來耦接至集成電路晶粒202的一金屬層411。金屬層411可以例如通過一或多個(gè)金屬貫孔層(分別例如是貫孔層415及416)來耦接至一或多個(gè)其它金屬層，例如是金屬層412及413。另一例如是貫孔層417的貫孔層可被用來耦接金屬層413至金屬層414。金屬層414可耦接至晶體管418的閘極堆棧、源極區(qū)域、汲極區(qū)域、及/或主體區(qū)域。集成電路晶粒202的基板419可以具有多個(gè)形成于其中的P-n接面421，其包含源極與汲極區(qū)域422。
[0049]此外，此種電荷可能累積在一前側(cè)表面211上，并且因此在一中介物晶圓300或中介物203的測試期間，在一或多個(gè)頂端集成電路晶粒的微凸塊安裝之前，若在測試期間未適當(dāng)接地的，則其對(duì)于一中介物203可能有損害。類似地，參考圖4-2，其中展示有描繪另一中介物203的一橫截面圖的一范例的部分450的方塊圖，其可以是一中介物晶圓300的部分。
[0050]除了以下的差異之外，中介物203的部分450和圖4-1的相同。部分450額外包含一金屬層453，該金屬層453分別在此種金屬層的相對(duì)側(cè)上親接至貫孔層455及456。貫孔層456將導(dǎo)電層453耦接至導(dǎo)電層457。導(dǎo)電層457可以耦接至一前側(cè)表面211的墊458。墊458可以是探針墊。導(dǎo)電層457與貫孔層456以及墊458都可以是以金屬為基礎(chǔ)的層，例如是鋁層。例如先前所敘述的，一微凸塊204同樣地可以耦接至部分450，盡管其并未被說明性地描繪。
[0051]由于TSV 208是因?yàn)榻殡妼?01而為有效的電性浮接或是與基板560隔離，因此在探測或是其它測試期間適當(dāng)?shù)慕拥匾恢薪槲?03或是中介物晶圓300可證明是困難的。類似地，在前側(cè)表面211上可能有電荷累積，并且若此種電荷累積通過金屬線而被引導(dǎo)至一頂端晶粒上的晶體管，則其可能會(huì)造成損害，亦即可能會(huì)造成已經(jīng)是非常細(xì)微的晶體管的窄接面損害或是可靠度的風(fēng)險(xiǎn)。
[0052]在額外參考至圖2-1至2-3、3-1及3_2下，在圖2-2中，中介物203或是中介物晶圓300說明性地被描繪為已經(jīng)進(jìn)行TSV 208的底部部分的暴露。在導(dǎo)電的TSV 208被露出下，電荷205及/或206是具有一導(dǎo)電的路徑或是放電路徑至集成電路晶粒202中的一或多個(gè)的一或多個(gè)P-n接面。同樣地，此放電路徑可能會(huì)造成此種集成電路晶粒202的一或多個(gè)裝置的過早失效或是無法運(yùn)作。為了清楚的目的，舉例且非限制性的，任何發(fā)生在TSV 208被露出后的電漿曝光都可能充電(charge up)在集成電路晶粒202中的一或多個(gè)中的晶體管418，此可能會(huì)導(dǎo)致嚴(yán)重的電漿放電損害。此電荷累積在某些實(shí)例中可能是高到使得晶體管遭受到分別由于熱〃燒毀〃及電迀移所造成的源極-汲極擊穿及/或硅化物(silicide)損失。
[0053]類似以上的，在TSV 208最初被露出而且潛在地被曝露到來自后續(xù)的處理的其它電荷之后，TSV 208是被曝露到背側(cè)表面209的電荷205及/或206。例如，利用一涉及曝露到電荷的PECVD操作或是其它操作下，在TSV 208的露出部分之間的凹處212可以被填充，并且TSV 208可以被覆蓋，此可能進(jìn)一步損害集成電路晶粒202中的一或多個(gè)。參考圖2-3，一用以填充凹處212的填充層213之后可以是在TSV或是TSV突出部的頂端上的一例如是氮化物層的介電層的一 CMP移除，接著是利用UBM的墊214的產(chǎn)生以及通過一 C4制程的C4球215的形成。墊214及球215的形成分別可能進(jìn)一步牽涉到TSV 208曝露到電荷，此可能