用于經(jīng)堆棧晶粒組件的中介物上的電荷損害保護(hù)的制作方法
【技術(shù)領(lǐng)域】
[0001]以下的說明是關(guān)于集成電路裝置("1C")。更具體而言，以下的說明是關(guān)于一種用于一經(jīng)堆棧的晶粒組件類型的1C的具有電荷損害保護(hù)的中介物。
【背景技術(shù)】
[0002]集成電路隨著時(shí)間演進(jìn)已經(jīng)變得更加〃密集〃，亦即，更多的邏輯特點(diǎn)已經(jīng)被實(shí)施在一具有一給定尺寸的1C中。然而，使得所有構(gòu)件都在單一晶粒1C上已經(jīng)變得是有問題的。幸運(yùn)的是，多個(gè)晶?？杉右远褩Ｒ蕴峁┮唤?jīng)堆棧的晶粒IC(〃經(jīng)堆棧的晶?！?。相較于嘗試形成一相當(dāng)?shù)膯我痪Я?C，此種經(jīng)堆棧的晶粒除了其它益處之外也可以容許較低的功率消耗、較小的漏電流、較大的效能、及/或較小的1C尺寸。然而，通過將一或多個(gè)集成電路晶粒附接至一中介物以形成一經(jīng)堆棧的晶粒，其是有相關(guān)于此種一或多個(gè)集成電路晶粒的損害風(fēng)險(xiǎn)，而該風(fēng)險(xiǎn)是不存在于單一晶粒1C的形成中。這些損害風(fēng)險(xiǎn)可能會降低經(jīng)堆棧的晶粒的良率及/或可靠度。
[0003]因此，減輕此種損害風(fēng)險(xiǎn)中的一或多個(gè)以增加經(jīng)堆棧的晶粒良率及/或可靠度是所期望且有用的。

【發(fā)明內(nèi)容】

[0004]—種裝置是大致關(guān)于一中介物。在此種裝置中，該中介物具有復(fù)數(shù)個(gè)導(dǎo)體以及復(fù)數(shù)個(gè)吸引電荷結(jié)構(gòu)。該復(fù)數(shù)個(gè)吸引電荷結(jié)構(gòu)是用以保護(hù)至少一待耦接至該中介物的集成電路晶粒，以提供一經(jīng)堆棧的晶粒。該復(fù)數(shù)個(gè)導(dǎo)體包含復(fù)數(shù)個(gè)穿過基板的貫孔。
[0005]—種方法是大致關(guān)于一中介物的形成。在此種方法中，一用于該中介物的基板加以獲得。復(fù)數(shù)個(gè)穿過基板的貫孔以及復(fù)數(shù)個(gè)吸引電荷結(jié)構(gòu)形成在該基板中。該復(fù)數(shù)個(gè)穿過基板的貫孔的一部分耦接至該復(fù)數(shù)個(gè)吸引電荷結(jié)構(gòu)，以用于將帶電粒子從該復(fù)數(shù)個(gè)穿過基板的貫孔傳導(dǎo)至該復(fù)數(shù)個(gè)吸引電荷結(jié)構(gòu)。
[0006]其它實(shí)施例將會在考慮細(xì)節(jié)說明以及權(quán)利要求書后得以認(rèn)識。
【附圖說明】
[0007]所附的圖式是展示范例的裝置及/或方法。然而，所附的圖式不應(yīng)該被視為限制權(quán)利要求書的范疇，而是只用于解說及理解而已。
[0008]圖1是描繪一范例的列狀現(xiàn)場可程序化門陣列("FPGA")架構(gòu)的簡化的方塊圖。
[0009]圖2-1至2-3是從一橫截面的側(cè)視圖來描繪一范例的用于利用一晶圓尺寸或芯片尺寸的制造組件以形成一經(jīng)堆棧的晶粒的制程流程的個(gè)別的方塊圖。
[0010]圖3-1及3-2是分別從一俯視圖以及一仰視圖來說明性地描繪一范例的中介物晶圓的個(gè)別的方塊圖。
[0011]圖4-1是描繪圖2-1至2-3的經(jīng)堆棧的晶粒的一橫截面圖的一范例的部分的方塊圖。
[0012]圖4-2是描繪一中介物的一橫截面圖的一范例的部分的方塊圖，其可以是圖3的中介物晶圓的部分。
[0013]圖5是描繪一保持圖2-1至2-3的組件以用于在原處的制程的范例的工具臺或晶圓保持夾頭的一橫截面的側(cè)視圖的方塊圖。
[0014]圖6至8是描繪個(gè)別范例的中介物或是其部分的橫截面的側(cè)視圖的方塊圖。
[0015]圖9至11是分別描繪對應(yīng)于形成圖6至8的中介物的范例的制程流程的個(gè)別的流程圖。
[0016]圖12是描繪另一范例的中介物或是其部分的橫截面的側(cè)視圖的方塊圖。
[0017]圖13是描繪圖12的中介物的一范例的電路的方塊/電路圖。
【具體實(shí)施方式】
[0018]在以下的說明中，許多特定的細(xì)節(jié)被闡述，以提供在此所述的特定例子的更徹底的說明。然而，對于熟習(xí)此項(xiàng)技術(shù)者而言應(yīng)該明顯的是，一或多個(gè)其它例子及/或這些例子的變化都可以在并非全部的在以下所給出的特定細(xì)節(jié)下加以實(shí)施。在其它實(shí)例中，眾所周知的特點(diǎn)并未詳細(xì)地?cái)⑹?，以避免模糊在此的例子的說明。為了便于說明起見，相同的組件符號被使用在不同的圖中以指稱相同的項(xiàng)目；然而在替代的例子中，該項(xiàng)目可以是不同的。
[0019]在描述多個(gè)圖中說明性地所描繪的例子之前，一大致的介紹被提供以能夠進(jìn)一步理解。
[0020]近來，多個(gè)晶粒已經(jīng)被封裝以形成一經(jīng)堆棧的晶粒，其中此種經(jīng)堆棧的晶粒包含一中介物晶粒("中介物")，一或多個(gè)集成電路晶粒被耦接至該中介物晶粒。為了以一符合成本效益的方式制造此種中介物，此種中介物已經(jīng)被做成為一被動(dòng)晶粒。一般而言，一被動(dòng)晶粒是一種不具有任何主動(dòng)裝置的晶粒。然而，此種作為一被動(dòng)晶粒的中介物可能沒有任何ESD保護(hù)及/或電荷保護(hù)，且/或可能未通過應(yīng)用天線規(guī)則來加以設(shè)計(jì)，并且對于此種被動(dòng)晶粒增加ESD保護(hù)可能會增加形成此種中介物的相當(dāng)大的成本。此外，此種中介物可能被曝露到例如是電漿放電的使用大量的離子電荷的處理以及來自傳輸?shù)腅SD。因?yàn)榇朔N中介物可能會收集帶電粒子，因此在一集成電路晶粒耦接至其時(shí)，其可能是放電至該集成電路晶粒的一來源。一未封裝的集成電路晶?？赡芪词沟闷淙康慕幽_都受到保護(hù)且/或充分地受到保護(hù)以對抗此種放電中的一或多個(gè)，并且因此此種集成電路晶粒可能會受到中介物表面電荷至此種集成電路晶粒的此種放電的損害。
[0021]為了減輕此種損害，一種具有一或多個(gè)吸引電荷結(jié)構(gòu)的中介物在以下加以描述。此種吸引電荷結(jié)構(gòu)可以提供保護(hù)給此種中介物，并且提供保護(hù)給一或多個(gè)〃堆?！ǖ酱朔N中介物上的集成電路晶粒。這些吸引電荷結(jié)構(gòu)并非就晶體管及二極管的傳統(tǒng)上的意義而言的主動(dòng)構(gòu)件，并且因此此種中介物可以用一符合成本效益的方式來加以制造，以具有此種吸引電荷結(jié)構(gòu)。例如，此種吸引電荷結(jié)構(gòu)可以是大的特點(diǎn)，并且因此不牽涉到目前最佳技術(shù)的微影以用于其制造。此外，此種吸引電荷結(jié)構(gòu)可以利用較為寬松的迀移控制以及其它制程參數(shù)來加以形成，因?yàn)樵诖朔N中介物上沒有主動(dòng)裝置。另外，對于被動(dòng)中介物而言，熱預(yù)算(budget)可能完全不是問題，因?yàn)槠洳⒉话魏沃鲃?dòng)電路。
[0022]在記住以上的一般性理解下，各種用于中介物及其形成的實(shí)施例大致加以敘述于下。
[0023]因?yàn)樯鲜龅睦又械囊换蚨鄠€(gè)在此是利用一特定類型的1C來加以描述，因此此種1C的詳細(xì)說明在以下提供。然而，應(yīng)了解的是，其它類型的1C也可以受益于在此所述的技術(shù)中的一或多個(gè)。
[0024]可程序化的邏輯裝置("PLD")是一眾所周知的類型的集成電路，其可被程序化以執(zhí)行所指明的邏輯功能。一種類型的PLD，亦即現(xiàn)場可程序化門陣列("FPGA")通常包含一數(shù)組的可程序化的塊(tile)。這些可程序化的塊例如可包含輸入/輸出區(qū)塊("Ι0Β")、可組態(tài)設(shè)定的邏輯區(qū)塊("CLB")、專用的隨機(jī)存取內(nèi)存區(qū)塊("BRAM")、乘法器、數(shù)字信號處理區(qū)塊("DSP")、處理器、頻率管理器、延遲鎖定回路("DLL")、等等。如同在此所用的，〃包含〃是表示沒有限制的包含。
[0025]每個(gè)可程序化的塊通常包含可程序化的互連以及可程序化的邏輯兩者。該可程序化的互連通常包含大量的具有變化的長度的互聯(lián)機(jī)，該互聯(lián)機(jī)是通過可程序化的互連點(diǎn)("PIP")來加以互連。該可程序化的邏輯利用例如可包含函數(shù)產(chǎn)生器、緩存器、算術(shù)邏輯等等的可程序化的組件來實(shí)施一使用者設(shè)計(jì)的邏輯。
[0026]該可程序化的互連以及可程序化的邏輯通常是通過加載一組態(tài)設(shè)定數(shù)據(jù)的串流到內(nèi)部的組態(tài)設(shè)定記憶單元中來加以程序化，該組態(tài)設(shè)定記憶單元是界定該可程序化的組件是如何加以組態(tài)設(shè)定的。該組態(tài)設(shè)定數(shù)據(jù)可以從內(nèi)存(例如，從一外部的PR0M)加以讀取、或是通過一外部的裝置加以寫入到該FPGA中。該個(gè)別的記憶單元的集體的狀態(tài)接著決定該FPGA的功能。
[0027]另一種類型的PLD是復(fù)雜可程序化的邏輯裝置或是CPLD。一 CPLD包含兩個(gè)或多個(gè)連接在一起的〃功能區(qū)塊〃，并且通過一互連開關(guān)矩陣來連接至輸入/輸出("I/O")資源。該CPLD的每個(gè)功能區(qū)塊包含一種類似于那些用在可程序化的邏輯數(shù)組("PLA")以及可程序化的數(shù)組邏輯("PAL")裝置的兩階層的AND/OR結(jié)構(gòu)。在CPLD中，組態(tài)設(shè)定數(shù)據(jù)通常是儲存在芯片上的非揮發(fā)性內(nèi)存中。在某些CPLD中，組態(tài)設(shè)定數(shù)據(jù)被儲存在芯片上的非揮發(fā)性內(nèi)存中，接著被下載到揮發(fā)性內(nèi)存以作為一最初的組態(tài)設(shè)定(程序化)序列的部分。
[0028]對于所有的這些可程序化的邏輯裝置("PLD")而言，該裝置的功能通過為該目的而提供至該裝置的數(shù)據(jù)位來加以控制。該數(shù)據(jù)位可被儲存在揮發(fā)性內(nèi)存中(例如，如同在FPGA以及某些CPLD中的靜態(tài)記憶單元)、在非揮發(fā)性內(nèi)存中(例如，如同在某些CPLD中的閃存)、或是在任何其它類型的記憶單元中。
[0029]其它PLD是通過施加一例如是金屬層的處理層而被程序化，該處理層可程序化地互連在該裝置上的各種組件。這些PLD是以屏蔽可程序化的裝置著稱的。PLD也可以用其它方式加以實(shí)施，例如，利用熔線或是反熔線(antifuse)技術(shù)。該術(shù)語〃PLD〃以及〃可程序化的邏輯裝置"包含但不限于這些范例的裝置，并且涵蓋只有部分可程序化的裝置。例如，一種類型的PLD包含硬式編碼的(hard-coded)晶體管邏輯以及一可程序化地互連該硬式編碼的晶體管邏輯的可程序化的開關(guān)結(jié)構(gòu)(fabric)的一組合。
[0030]如上所提到的，先進(jìn)的FPGA可在數(shù)組中包含數(shù)種不同類型的可程序化的邏輯區(qū)塊。例如，圖1描繪一 FPGA架構(gòu)100，其包含大量不同的可程序化的塊，其包含數(shù)千兆位的收發(fā)器(〃MGTs〃)101、可組態(tài)設(shè)定的邏輯區(qū)塊(〃CLBs〃)102、隨機(jī)存取內(nèi)存區(qū)塊(〃BRAMs〃)103、輸入/輸出區(qū)塊(〃10Bs〃)104、組態(tài)設(shè)定及提供頻率的邏輯("CONFIG/CLOCKS") 105、數(shù)字信號處理區(qū)塊(〃DSPs〃)106、專門的輸入/輸出區(qū)塊(〃1/0〃)107 (例如，組態(tài)設(shè)定埠以及頻率端口)、以及其它可程序化的邏輯108，例如是數(shù)字頻率管理器、模擬至數(shù)字轉(zhuǎn)換器、系統(tǒng)監(jiān)視邏輯、等等。某些FPGA亦包含專用的處理器區(qū)塊(〃PR0C〃)110。
[0031]在某些FPGA中，每個(gè)可程序化的塊包含一可程序化的互連組件(〃INT〃)111，其是具有標(biāo)準(zhǔn)化的聯(lián)機(jī)往返于在每個(gè)相鄰的塊中的一對應(yīng)的互連組件。因此，該可程序化的互連組件的一起利用是實(shí)施用于該舉例說明的FPGA的可程序化的互連結(jié)構(gòu)。該可程序化的互連組件111也包含聯(lián)機(jī)以往返于在同一塊內(nèi)的可程序化的邏輯組件，即如同通過內(nèi)含在圖1的頂端處的例子所展示者。
[0032]例如，一 CLB 102可包含一可被程序化以實(shí)施使用者邏輯的可組態(tài)設(shè)定的邏輯組件(〃CLE〃)112、再加上單一可程序化的互連組件(〃INT〃)111。除了包含一或多個(gè)可程序化的互連組件之外，一 BRAM 103可包含一 BRAM邏輯組件(〃BRL〃)113。通常，內(nèi)含在一塊中的互連組件的數(shù)目依據(jù)該塊的高度而定。在該圖示的實(shí)施例中，一 BRAM塊具有和五個(gè)CLB相同的高度，但是其它數(shù)目(例如，四個(gè))亦可被利用。除了包含一適當(dāng)?shù)臄?shù)目個(gè)可程序化的互連組件之外，一 DSP塊106可包含一 DSP邏輯組件(〃DSPL〃)114。除了包含該可程序化的互連組件111的一實(shí)例之外，一 Ι0Β 104例如可包含一輸入/輸出邏輯組件(〃10L〃)115的兩個(gè)實(shí)例。如同對于具有此項(xiàng)技術(shù)中的技能者而言將會是明顯的，例如連接至該I/O邏輯組件115的實(shí)際的I/O墊通常未被局限至該輸入/輸出邏輯組件115的區(qū)域。
[0033]在該圖示的實(shí)施例中，一接近該晶粒(在圖1中展示)的中心的水平的區(qū)域被使用于組態(tài)設(shè)定、頻率以及其它控制邏輯。從此水平的區(qū)域或行延伸的垂直的行109被用來分布該頻率及組態(tài)設(shè)定信號以橫跨