非易失性存儲器件的制作方法
【專利說明】
[0001] 相關(guān)申請的交叉引用
[0002] 本申請要求2014年2月11日提交的申請?zhí)枮?0-2014-0015404的韓國專利申請 的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。
技術(shù)領(lǐng)域
[0003] 本發(fā)明的示例性實施例涉及一種半導(dǎo)體器件制造技術(shù)，且更具體而言，涉及一種 非易失性存儲器件。
【背景技術(shù)】
[0004] 近來的數(shù)字媒體設(shè)備允許人們在任何時間任何地點容易地使用他們所需要的信 息。由于各種設(shè)備從模擬轉(zhuǎn)換成數(shù)字，并且數(shù)字設(shè)備快速地傳播信息，所以需要儲存媒體用 于儲存視頻、錄制的音樂和各種數(shù)據(jù)。結(jié)果，全球半導(dǎo)體產(chǎn)業(yè)競爭性地對片上系統(tǒng)（"SoC"） 基礎(chǔ)技術(shù)投資，以保持與高集成的趨勢同步。SoC是一種將所有的系統(tǒng)技術(shù)集成在單個半導(dǎo) 體中的技術(shù)。在沒有系統(tǒng)設(shè)計技術(shù)的情況下，難以開發(fā)非存儲半導(dǎo)體。由于具有數(shù)字電路 和模擬電路二者的復(fù)合功能的芯片出現(xiàn)成為SoC領(lǐng)域中的主流技術(shù)，所以越來越需要修整 模擬器件或儲存內(nèi)部操作算法的嵌入式存儲器。
[0005] 由于基于用于形成邏輯電路的邏輯工藝或互補金屬氧化物半導(dǎo)體（"CMOS"）工藝 來制造嵌入式存儲器，所以難以提高嵌入式存儲器的集成度。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明的示例性實施例針對一種具有提高的集成度的非易失性存儲器件。
[0007] 根據(jù)本發(fā)明的一個實施例，一種非易失性存儲器件包括：浮柵，其具有多個指狀 件（fingers);第一耦合單元，其包括在垂直方向上與浮柵重疊的有源控制柵；第二耦合單 元，其包括在水平方向上與浮柵重疊的多個控制插塞；以及控制單元，其將有源控制柵與控 制插塞電連接，并且控制施加至有源控制柵的偏壓。有源控制柵可以與指狀件重疊。有源 控制柵可以包括阱，阱形成在浮柵之下的襯底中。控制插塞中的每個可以具有面對指狀件 的一個或更多個側(cè)壁?？刂茊卧梢园ǘO管。二極管的陽極與控制插塞耦接，以及二 極管的陰極與有源控制柵耦接。
[0008] 根據(jù)本發(fā)明的另一個實施例，一種非易失性存儲器件包括：有源控制柵，其形成在 襯底中；浮柵，其具有形成在襯底之上，并且被分成與有源控制柵重疊的多個指狀件；多個 控制插塞，其形成在有源控制柵之上，并且被設(shè)置成與指狀件相鄰且在多個控制插塞與指 狀件之間具有間隙；以及整流器，其將有源控制柵與控制插塞電連接，并且控制施加至有源 控制柵的偏壓。非易失性存儲器件還可以包括側(cè)壁間隔件，其形成在浮柵的側(cè)壁上并且對 間隙進(jìn)行間隙填充。有源控制柵可以包括阱，其形成在襯底之上。二極管可以包括雜質(zhì)區(qū)， 其形成在阱中且具有與阱成互補關(guān)系的導(dǎo)電類型，以及雜質(zhì)區(qū)在垂直方向上與指狀件重 疊。當(dāng)有源控制柵通過二極管而浮置時，雜質(zhì)區(qū)可以與浮柵耦接。二極管可以包括PN結(jié)二 極管。PN結(jié)二極管的陽極可以與控制插塞耦接，以及二極管的陰極與有源控制柵耦接?？?制插塞中的每個可以具有面對指狀件的一個或更多個側(cè)壁。
[0009] 根據(jù)本發(fā)明的另一個實施例，一種非易失性存儲器件包括：第二導(dǎo)電類型的第一 阱，其形成在襯底之上；第二阱，其形成在襯底之上，并且具有與第二導(dǎo)電類型成互補關(guān)系 的第一導(dǎo)電類型；浮柵，其形成在襯底之上，并且與第一阱和第二阱重疊，以及包括與第一 阱重疊的多個指狀件；選擇柵，其形成在襯底之上，并且與第二阱重疊；多個控制插塞，其 形成在第一阱之上，并且被設(shè)置成與指狀件相鄰且在多個控制插塞與指狀件之間具有間 隙；間隔件，其形成在浮柵和選擇柵的側(cè)壁上，并且對間隙進(jìn)行間隙填充；以及第二導(dǎo)電類 型的雜質(zhì)區(qū)，其形成在控制插塞之下的第一阱中，并且將控制插塞與第一阱電連接?？刂撇?塞中的每個具有面對指狀件的一個或更多個側(cè)壁。雜質(zhì)區(qū)與浮柵重疊。當(dāng)施加第一極性 的第一偏壓至控制插塞時，與第一偏壓相同的偏壓被施加至第一阱和雜質(zhì)區(qū)。當(dāng)與第一極 性相反的第二極性的第二偏壓被施加至控制插塞時，與第二偏壓相同的偏壓被施加至雜質(zhì) 區(qū)，以及第一阱浮置。
【附圖說明】
[0010] 圖1是圖示根據(jù)本發(fā)明的一個實施例的非易失性存儲器件的立體圖；
[0011] 圖2是圖示根據(jù)本發(fā)明的實施例的非易失性存儲器件的平面圖；
[0012] 圖3是圖示沿著圖2中所示的A-A'線截取的非易失性存儲器件的截面圖；
[0013] 圖4是圖示沿著圖2中所示的B-B'線截取的非易失性存儲器件的截面圖；
[0014] 圖5圖示了根據(jù)本發(fā)明的實施例的非易失性存儲器件的等效電路圖；
[0015] 圖6是圖示描述根據(jù)本發(fā)明的另一個實施例的非易失性存儲器件的單元陣列的 平面圖；
[0016] 圖7A至圖7D是圖示用于制造根據(jù)本發(fā)明的實施例的非易失性存儲器件的方法的 截面圖；以及
[0017] 圖8A至圖8D是圖示用于制造根據(jù)本發(fā)明的實施例的非易失性存儲器件的方法的 截面圖。
【具體實施方式】
[0018] 以下參照附圖來詳細(xì)地描述公開的技術(shù)的各種實例和實施方式。
[0019] 附圖可以不一定按比例繪制，并且在一些情況下，可以夸大附圖中至少一些結(jié)構(gòu) 的比例，以清楚地示出所述的實例或?qū)嵤┓绞降哪承┨卣?。在多層結(jié)構(gòu)中具有兩層或更多 層的附圖或描述中呈現(xiàn)特定實例時，如所示的這些層的相對定位關(guān)系或布置這些層的順序 反映了用于所述或所示實例的特定實施方式，以及不同的相對定位關(guān)系或布置這些層的順 序也是可能的。另外，多層結(jié)構(gòu)的所述或所示的實例可能不反映在特定的多層結(jié)構(gòu)中存在 的所有層（例如，一個或更多個額外層可以存在于兩個所示的層之間）。作為一個具體實 例，當(dāng)在所述或所示的多層結(jié)構(gòu)中的第一層被稱作為在第二層"上"或"之上"或者在襯底 "上"或"之上"時，第一層可以直接形成在第二層或襯底上，也可以表示一個或更多個中間 層可以存在于第一層與第二層之間或者第一層或襯底之間。
[0020] 在附圖中，為了便于說明，與實際的物理厚度和間隔相比，可以夸大部件的厚度和 距離。在以下描述中，可以省略已知的相關(guān)功能和組成的詳細(xì)解釋，以避免不必要地模糊本 發(fā)明的主題。在本說明書和附圖中，相同的附圖標(biāo)記表示相同的元件。
[0021] 此外，'連接/耦接'表示一個部件與另一個部件直接耦接，或者經(jīng)由另一個部件之 間接耦接。在本說明書中，只要未在句子中特意提及，單數(shù)形式可以包括復(fù)數(shù)形式。此外， '包括/包含'或者'包括有/包含有'表示存在或添加了一個或更多個部件、步驟、操作以 及元件。
[0022] 此后描述了一種非易失性存儲器件，其可以被容易地應(yīng)用至集成復(fù)雜技術(shù)的片上 系統(tǒng)（Soc)技術(shù)的領(lǐng)域中利用的嵌入式存儲器，并且可以提高嵌入式存儲器的集成度。為 此，本發(fā)明的實施例提供了一種可以容易地應(yīng)用至嵌入式存儲器的快閃電可擦除可編程只 讀存儲器（EEPR0M)?？扉WEEPR0M即使在沒有電源的情況下也可以儲存數(shù)據(jù)，以及電擦除 并編程數(shù)據(jù)。快閃EEPR0M包括：具有一個柵極（例如，浮柵）的單柵EEPR0M、垂直地層疊 有兩個柵極（例如，浮柵和控制柵）的層疊柵（ETOX)EEPROM、雙柵EEPR0M、分裂柵（split gate)EEPR0M等。
[0023] 單柵EEPR0M具有可以在不需要額外工藝的情況下基于邏輯工藝來制造的優(yōu)點。 然而，需要占據(jù)大面積的阱結(jié)構(gòu)，例如有源控制柵（ACG)，以保證器件所需的耦合比。此外， 因為獨立地實施用于編程和擦除數(shù)據(jù)的結(jié)構(gòu)（例如，阱結(jié)構(gòu)），所以集成度低。相反地，由 于層疊柵EEPR0M、雙柵EEPR0M和分裂柵EEPR0M與單柵EEPR0M相比，可以容易地保證器件 所需的耦合比，所以可以容易地增加集成度。然而，存在的缺點在于，由于除了預(yù)定的邏輯 工藝之外，還有額外工藝進(jìn)