電性測(cè)試結(jié)構(gòu)及其制備方法、電性測(cè)試工藝的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件測(cè)試技術(shù)領(lǐng)域，尤其涉及一種電性測(cè)試結(jié)構(gòu)及其制備方法、電性測(cè)試工藝。
【背景技術(shù)】
[0002]在半導(dǎo)體器件的制備工藝過(guò)程中，根據(jù)某些特殊需要，在層間介質(zhì)層(InterLayer Dielectrics，簡(jiǎn)稱(chēng)ILD)形成之前，有時(shí)需要在沒(méi)有形成測(cè)試墊(probing pad)的情況下，量測(cè)制備的柵氧化層(gate oxide)的電學(xué)性能。
[0003]傳統(tǒng)的量測(cè)柵氧化層的方法主要包括納米探針量測(cè)法(Nano prober)和手動(dòng)量測(cè)法(Manual prober);但是，采用納米探針量測(cè)法對(duì)制備的半導(dǎo)體器件的柵氧化層進(jìn)行電性量測(cè)時(shí)，制備樣品時(shí)需要破壞晶圓(broke the wafer)，并且制備樣品和納米探針的測(cè)試時(shí)間的時(shí)間很長(zhǎng)(long time for sample preparat1n)，需要3?4個(gè)小時(shí)才能完成I個(gè)樣品的制備與測(cè)試，測(cè)試效率較低(low throughput)，如果需要得到覆蓋整個(gè)晶圓分布的柵氧化層的測(cè)量，需要制備幾十顆樣品，一般需要一周或幾周的時(shí)間才能完成樣品制備和測(cè)試，進(jìn)而使得測(cè)試成本較高(high cost) ο
[0004]同時(shí)，采用手動(dòng)量測(cè)法對(duì)制備的半導(dǎo)體器件的柵氧化層進(jìn)行電性量測(cè)時(shí)，需要在光學(xué)顯微鏡下，直接使用非常細(xì)的針尖的探針(tip)，小心翼翼的慢慢接觸到相應(yīng)的多晶硅柵極(gate poly)而不破壞多晶娃柵級(jí)之間的其它區(qū)域，同時(shí)需要從晶圓的背面(waferbackside)實(shí)現(xiàn)與襯底(substrate)電連接，進(jìn)而會(huì)使得手動(dòng)量測(cè)法存在以下不足:
[0005]I)在光學(xué)顯微鏡(optical system)下很難分辨出測(cè)試結(jié)構(gòu)(test structure)圖形，且由于多晶硅柵極和探針尖端的尺寸均很小，而探針尖端相對(duì)于多晶硅柵極的寬帶又較大，進(jìn)而使得測(cè)試時(shí)對(duì)準(zhǔn)的難度很大。
[0006]2)容易造成樣品損壞(sample damage)。
[0007]3)需要設(shè)置一個(gè)連接結(jié)構(gòu)，以用于測(cè)試時(shí)從晶圓背面與襯底連接，進(jìn)而增大了襯底的測(cè)試電阻(high substrate resistance)
[0008]4)P型摻雜的晶圓只能應(yīng)用于NMOS器件(具有P襯底)的電容的量測(cè)工藝中。

【發(fā)明內(nèi)容】

[0009]針對(duì)上述技術(shù)問(wèn)題，本申請(qǐng)?zhí)峁┝艘环N電性測(cè)試結(jié)構(gòu)，包括:
[0010]襯底，設(shè)置有柵極區(qū)，以及位于該柵極區(qū)兩側(cè)的第一測(cè)試區(qū)和第二測(cè)試區(qū)；
[0011]柵氧化層，覆蓋位于所述柵極區(qū)內(nèi)的所述襯底之上，并延伸至部分所述第一測(cè)試區(qū)中；
[0012]柵極，覆蓋所述柵氧化層之上；
[0013]其中，將延伸至所述第一測(cè)試區(qū)的所述柵極定義為第一微型墊，將部分位于所述第二測(cè)試區(qū)的所述襯底定義為第二微型墊，并利用所述第一微型墊和所述第二微型墊對(duì)所述柵氧化層進(jìn)行電性測(cè)試工藝。
[0014]作為一個(gè)優(yōu)選的實(shí)施例，上述的電性測(cè)試結(jié)構(gòu)中:
[0015]所述襯底中還設(shè)置有第一淺溝槽隔離結(jié)構(gòu)，且該第一淺溝槽隔離結(jié)構(gòu)橫跨所述柵極區(qū)和所述第一測(cè)試區(qū)；
[0016]所述第一微型墊位于所述第一淺溝槽隔離結(jié)構(gòu)之上。
[0017]作為一個(gè)優(yōu)選的實(shí)施例，上述的電性測(cè)試結(jié)構(gòu)中:
[0018]所述襯底中還設(shè)置有第二淺溝槽隔離結(jié)構(gòu)和第三隔離結(jié)構(gòu)，所述第二淺溝槽隔離結(jié)構(gòu)設(shè)置于所述柵極區(qū)內(nèi)臨近所述第二測(cè)試區(qū)的區(qū)域中，所述第三淺溝槽隔離結(jié)構(gòu)設(shè)置于所述第二測(cè)試區(qū)遠(yuǎn)離所述柵極區(qū)一側(cè)的外側(cè)的襯底中；
[0019]其中，所述第二微型墊設(shè)置在所述第二淺溝槽隔離結(jié)構(gòu)與所述第三淺溝槽隔離結(jié)構(gòu)之間。
[0020]作為一個(gè)優(yōu)選的實(shí)施例，上述的電性測(cè)試結(jié)構(gòu)中:
[0021]所述第一微型墊和所述第二微型墊用于測(cè)試的表面的長(zhǎng)寬尺寸均大于1umX 10um。
[0022]作為一個(gè)優(yōu)選的實(shí)施例，上述的電性測(cè)試結(jié)構(gòu)中:
[0023]所述第一微型墊和所述第二微型墊用于測(cè)試的表面的長(zhǎng)寬尺寸均為(20?30um) X (20 ?30um)。
[0024]作為一個(gè)優(yōu)選的實(shí)施例，上述的電性測(cè)試結(jié)構(gòu)中:
[0025]所述第一微型墊用于測(cè)試的表面的面積小于所述柵極上表面面積的30%。
[0026]本申請(qǐng)還提供了一種制備電性測(cè)試結(jié)構(gòu)的方法，可用于制備上述任意一項(xiàng)所述的電性測(cè)試結(jié)構(gòu)，所述方法包括:
[0027]提供一設(shè)置有柵極區(qū)、第一測(cè)試區(qū)和第二測(cè)試區(qū)的襯底，且所述第一測(cè)試區(qū)和第二測(cè)試區(qū)分別位于所述柵極區(qū)的兩側(cè)；
[0028]于所述襯底的柵極區(qū)之上依次制備柵氧化層和柵極，且該柵氧化層和所述柵極均延伸至所述第一測(cè)試區(qū)內(nèi)；
[0029]定義位于所述第一測(cè)試區(qū)內(nèi)的所述柵極為第一微型墊，定義位于所述第二測(cè)試區(qū)內(nèi)的部分襯底為第二微型墊；
[0030]利用所述第一微型墊和所述第二微型墊對(duì)所述柵氧化層進(jìn)行電性測(cè)試工藝。
[0031]作為一個(gè)優(yōu)選的實(shí)施例，上述的制備電性測(cè)試結(jié)構(gòu)的方法中:
[0032]所述襯底中還設(shè)置有第一淺溝槽隔離結(jié)構(gòu)，且該第一淺溝槽隔離結(jié)構(gòu)橫跨所述柵極區(qū)和所述第一測(cè)試區(qū)；
[0033]所述第一微型墊位于所述第一淺溝槽隔離結(jié)構(gòu)之上。
[0034]作為一個(gè)優(yōu)選的實(shí)施例，上述的制備電性測(cè)試結(jié)構(gòu)的方法中:
[0035]所述襯底中還設(shè)置有第二淺溝槽隔離結(jié)構(gòu)和第三隔離結(jié)構(gòu)，所述第二淺溝槽隔離結(jié)構(gòu)設(shè)置于所述柵極區(qū)內(nèi)臨近所述第二測(cè)試區(qū)的區(qū)域中，所述第三淺溝槽隔離結(jié)構(gòu)設(shè)置于所述第二測(cè)試區(qū)遠(yuǎn)離所述柵極區(qū)一側(cè)的外側(cè)的襯底中；
[0036]其中，所述第二微型墊設(shè)置在所述第二淺溝槽隔離結(jié)構(gòu)與所述第三淺溝槽隔離結(jié)構(gòu)之間。
[0037]本申請(qǐng)還提供了一種電性測(cè)試工藝，包括:
[0038]提供一上述任意一項(xiàng)所述的電性測(cè)試結(jié)構(gòu)；
[0039]利用兩探針?lè)謩e與所述第一微型墊和所述第二微型墊電連接，以對(duì)所述柵氧化層進(jìn)行電性測(cè)試工藝。
[0040]綜上所述，由于采用了上述技術(shù)方案，本專(zhuān)利申請(qǐng)記載了一種電性測(cè)試結(jié)構(gòu)及其制備方法、電性測(cè)試工藝，可應(yīng)用于在層間介質(zhì)層及后段制程(Back End Of Line，簡(jiǎn)稱(chēng)BEOL)之前，對(duì)柵氧化層進(jìn)行電性測(cè)試工藝，即通過(guò)在形成有柵極的柵氧化層電性測(cè)試結(jié)構(gòu)上，制備分別與柵氧化層及襯底連接的微型墊(min1-pad)，在大大降低量測(cè)工藝難度的同時(shí)，還能在不用對(duì)晶圓進(jìn)行破片(do not need broke the wafer)的前提下，實(shí)現(xiàn)對(duì)NMOS器件及PMOS器件的柵氧化層進(jìn)行電性測(cè)試，以在有效的避免對(duì)測(cè)試樣品造成的損傷同時(shí)，大大提高生產(chǎn)效率，有效降低測(cè)試成本。
【附圖說(shuō)明】
[0041]圖1是本申請(qǐng)實(shí)施例中電性測(cè)試結(jié)構(gòu)的俯視圖；
[0042]圖2是本申請(qǐng)實(shí)施例中電性測(cè)試結(jié)構(gòu)的剖視圖；
[0043]圖3是本申請(qǐng)實(shí)施例中制備電性測(cè)試結(jié)構(gòu)的方法的流程示意圖。
【具體實(shí)施方式】
[0044]本申請(qǐng)中的電性測(cè)試結(jié)構(gòu)及其制備方法、電性測(cè)試工藝，均可應(yīng)用于柵氧化層的電性測(cè)試工藝中，即在沉積層間介質(zhì)層及后段工藝步驟之前，在形成有柵極結(jié)構(gòu)的樣品上制備微型墊，以用于其柵氧化層的電性測(cè)試；相對(duì)于傳統(tǒng)的結(jié)構(gòu)及工藝，由于此時(shí)測(cè)試樣品上還沒(méi)有形成焊墊(pad)，傳統(tǒng)的納米探針測(cè)試需要破壞晶