專利名稱：三層多晶硅嵌入式非易失性存儲(chǔ)器單元及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及非易失性存儲(chǔ)器單元，尤其涉及具有高集成度的直寫式非易失性隨機(jī)存取存儲(chǔ)器(NVRAM)單元及其制造方法。
工業(yè)界眾所周知，在諸如非易失性隨機(jī)存取存儲(chǔ)器單元(NVRAM)陣列內(nèi)是非易失性浮柵存儲(chǔ)器單元。在NVRAM單元內(nèi)，單元的導(dǎo)電狀態(tài)由該單元的浮柵充電狀態(tài)決定。該浮柵是雙器件NAND結(jié)構(gòu)類中的場效應(yīng)晶體管(FET)的電絕緣柵。穿過一薄絕緣層將電荷注入到該浮柵上或從該浮柵上移去，而通常(讀操作過程)該絕緣層將該柵與相連導(dǎo)電層電隔離。一般說來，充成負(fù)電態(tài)的浮柵代表二進(jìn)制1態(tài)，而非充電浮柵代表二進(jìn)制0態(tài)。該NAND類結(jié)構(gòu)中的其他器件提供單元讀寫選擇。
對于寫單元，控制柵(或編程柵)容性耦合至陣列一部分中的浮柵。遠(yuǎn)高于通常工作電壓的編程電壓加置在控制柵上來偏置該浮柵，足以改變該單元浮柵的電荷，即寫所選單元。
然而，范圍在8-20伏的一般編程電壓已足夠高到損壞單柵FET。因此，NVRAM芯片要求包含在不引起損壞情況下能夠處理這些更高電壓的特殊高壓器件。一般的高壓FET具有更厚的柵氧，它能夠忍受由于加置該編程電壓引起的更高電場。
一般說來，用光刻確定該特定芯片管心的面積。不幸地是，將這些高壓器件區(qū)域內(nèi)的厚介質(zhì)暴露在光刻過程中，不僅損害了該介質(zhì)，導(dǎo)致?lián)p害芯片成品率的失效發(fā)生；并且，留下使現(xiàn)有工藝器件更不可靠的殘留沾污。
因此，需要有在不損害芯片成品率或可靠性情況下，可以包括這些柵氧FET的非易失性存儲(chǔ)器的半導(dǎo)體工藝。
本發(fā)明的目的之一是減少NVRAM單元的尺寸，從而增加在單片集成電路中可以包括的NVRAM單元。
本發(fā)明是包括非易失性隨機(jī)訪問存儲(chǔ)器(NVRAM)陣列的邏輯芯片及其制造方法。該芯片包括柵在三層多晶硅中的一層或多層上的器件。芯片邏輯使用普通FET，而陣列支持包括高壓FET。邏輯和支持都是CMOS。該芯片邏輯內(nèi)的普通FET的柵是第三層或最高層多晶硅。第三層多晶硅同樣用做高壓FET和陣列字線的掩模，而兩者都以第二層多晶硅為柵。第一層多晶硅只用做單元浮柵。
結(jié)合附圖閱讀以下本發(fā)明的優(yōu)選實(shí)施例的具體描述，會(huì)更好地理解上述和其他事實(shí)，方面及其優(yōu)點(diǎn)。在這些圖中，
圖1是該優(yōu)選實(shí)施例三層多晶硅方法的流程圖，它用來形成包括邏輯和嵌入式EEPROM單元的優(yōu)選實(shí)施例的集成電路；圖2A-D顯示準(zhǔn)備半導(dǎo)體晶片的步驟；圖3顯示在單元區(qū)域形成浮柵層的步驟；圖4A-E顯示形成多晶硅高壓柵層的步驟；圖5A-C顯示確定邏輯器件柵的步驟；圖6A-B顯示確定HiV柵和字線的步驟；圖7A-B顯示確定單獨(dú)單元浮柵的步驟；圖8A-E顯示注入器件源/漏擴(kuò)散區(qū)的步驟；圖9顯示在圖8E中的器件結(jié)構(gòu)上形成氮化物的步驟；圖10顯示用退火來擴(kuò)散注入到源/漏的摻雜劑后的晶片；圖11A是圖10內(nèi)EEPROM單元區(qū)域A的擴(kuò)展平面圖；以及圖11B是在圖11A區(qū)域內(nèi)的EEPROM單元的分解圖。
現(xiàn)在參見附圖，具體參見圖1，這是形成包括邏輯和嵌入式EEPROM單元的三層多晶硅集成電路的優(yōu)選方法的流程圖。在芯片邏輯和EEPROM單元間的接口包括了高壓(HiV)器件。該HiV FET能夠忍受擦除或?qū)懖僮鬟^程中經(jīng)歷的高于普通電壓操作狀態(tài)的電壓。
首先，如圖2A-D的橫截面圖所示，在步驟50中準(zhǔn)備半導(dǎo)體晶片100，優(yōu)選硅。圖2A中在晶片100上形成襯墊氧化物102和襯墊氮化物104。該襯墊氧化物層102優(yōu)選15nm厚，而該襯墊氮化物層104優(yōu)選為172nm厚。優(yōu)選用光刻來確定淺隔離槽106，108，110和112。接著，通過襯墊氧化物102和襯墊氮化物104刻蝕槽106，108，110和112深入至該硅片100約500nm處。
該優(yōu)選實(shí)施例的制造工藝是通常稱為CMOS的互補(bǔ)絕緣柵場效應(yīng)晶體管(FET)工藝，并且既包括普通FET和高壓FET，也包括浮柵單元器件。因此，普通FET和高壓FET此處分別對應(yīng)區(qū)域114，116中的NFET和PFET，以及區(qū)域118和120中的HiV NFET和HiVPFET。這兒EEPROM單元對應(yīng)區(qū)域122中的浮柵單元器件。該橫截面圖用來例示所有五種不同器件的形成。
至此，確定了器件區(qū)域114，116，118，120和122之后，用優(yōu)選TEOS的氧化物來填充淺槽106，108，110和112，并且為了TEOS的致密，將填充結(jié)構(gòu)在1000℃下退火。接著圖2B中優(yōu)選熱磷酸濕蝕剝離襯墊氮化物層104并平整表面124。
圖2C中，確定用于HiV NFET118和EEPROM單元122的高壓p阱。掩模126保護(hù)NFET區(qū)域114，同樣保護(hù)PFET區(qū)域116和HiVPFET區(qū)域120。為了修整高壓閾值，使用箭頭128代表的兩步注入，將硅片100的非掩模表面區(qū)域注入到足夠水平。首先，在195KeV下注入硼至2.0×1012cm-2的摻雜劑水平，接著在75KeV下注入BF2至8.0×1012cm-2的摻雜劑水平。在兩步注入后，使用干法剝離除去該掩模126，使用S/N/O清潔法(硫酸硝酸臭氧(sulfuric nitric ozone)清潔)清潔該晶片來再次暴露表面124。
接著，在圖2D中為HiV PFET118形成高壓FET的n阱。掩模130再次屏蔽表面124來保護(hù)普通PFET區(qū)域116，普通NFET區(qū)域114，HiV NFET區(qū)域120以及EEPROM單元112，而讓HiV PFET區(qū)域118暴露著。與高壓p阱類似，用箭頭132代表的兩步摻雜法摻雜高壓n阱。首先，在1000KeV下注入砷至4.0×1013cm-2的摻雜劑水平，接著在140KeV下注入銻至2.0×1012cm-2的摻雜劑水平。使用干法剝離除去抗蝕劑130并且從表面124剝?nèi)ナＳ嘁r墊氧化物102。這樣，完成了晶片準(zhǔn)備步驟50。
接下來，如圖3所示，步驟52中，在單元區(qū)域形成浮柵層134。首先，在表面124上生長9.0nm隧道氧化物層136。接著，在該隧道氧層136上生長120.0nm非晶態(tài)多晶硅浮柵層134。用合適的摻雜劑注入該浮柵層并在該多晶硅浮柵層134上形成氧化物-氮化物-氧化物(ONO)層138。優(yōu)選用如下方法形成該ONO層138。先在該非晶態(tài)多晶硅浮柵層134上形成9.0nm厚干氧化物層，隨后淀積8.5nm厚氮化物層和隨后的1.5-2.0nm厚氧化物層。在該ONO層上形成掩模構(gòu)圖140，并且通過刻蝕掉暴露的ONO和非晶態(tài)多晶硅來構(gòu)圖該浮柵層134。剝?nèi)ケ砻?24上的剩余隧道氧化物來再次暴露器件區(qū)域114，116，118和120內(nèi)的硅表面124。
接下來，如圖4A-E所示，步驟54中，在裸露表面124上形成圖4A中的高壓器件柵氧層142。接著，在該高壓柵氧層上形成多晶硅高壓柵層144。最好該高壓柵氧層厚23.5nm，該多晶硅柵層144厚200.0nm。在該多晶硅高壓柵層144上形成4.0nm厚的薄氧層(圖中未顯示)。在該薄氧層上淀積優(yōu)選120.0nm厚的氮化物層146。
圖4B中，在位于HiV PFET區(qū)域118，HiV NFET區(qū)域120以及EEPROM區(qū)域112之上的氮化物層146上形成掩模148。接著，選擇性地從PFET區(qū)域114和NFET區(qū)域116中移去部分多晶硅高壓柵層144，薄氧層以及氮化物層146。圖4C中，一旦移去抗蝕劑148，就從PFET區(qū)域114和NFET區(qū)域116內(nèi)的表面124中剝?nèi)ピ摳邏簴叛鯇?。隨后在PFET區(qū)域114和NFET區(qū)域116生長優(yōu)選10.0nm厚的臨時(shí)保護(hù)性氧化物層(未示出)。
接下來，確定普通電壓FET的n阱和p阱。因此，圖4D中，在圖4C的結(jié)構(gòu)上形成n阱掩模150，并且，如箭頭152所示注入該n阱。剝?nèi)ピ搉阱掩模150，形成圖4B中的p阱掩模154。接著，剝?nèi)ピ損阱掩模154。清潔暴露的表面以移去該氧化物層并且形成柵氧層。優(yōu)選該柵氧是在N2O中生長的7.0nm厚的氧化物層。
接下來，在圖5A-C代表的步驟56中，在區(qū)域114，116內(nèi)確定邏輯器件或普通FET柵。圖5A中，共形地形成多晶硅柵層158。優(yōu)選柵層158厚200.0nm，在柵氧化物層上形成。圖5B中，在該共形多晶硅柵層158上形成掩模圖案160，用來確定所有器件114，116，118，120和122的柵。優(yōu)選用眾所周知的TEOS硬掩模工藝形成該柵掩模圖案160。圖5C中，選擇性移去該共形多晶硅柵層158以便從該多晶硅柵層158中確定PFET柵162和NFET柵164。此外，從該構(gòu)圖后的柵層158中形成高壓柵硬掩模166和EEPROM柵硬掩模168的圖案。側(cè)壁物170沿垂直邊沿保留。
接下來，在如圖6A-B代表的步驟58中，確定HiV柵和字線。圖6A中，掩模172屏蔽PFET柵162和NFET柵164，并應(yīng)用干蝕法刻蝕掉暴露的氮化物146，留在掩模圖案160下的氮化物保留。氮化物刻蝕后，接著是多晶硅刻蝕，其中，當(dāng)選擇性移去高壓柵層144時(shí)移去掩模多晶硅圖案166，168和側(cè)壁物170，留下在圖6B中位于紙內(nèi)的HiV PFET柵174和HiV NFET柵176和超出紙面的EEPROM陣列長度分布的字線疊層180和182。如圖，HiV PFET柵174和HiVNFET柵176以及EEPROM柵168’由高壓柵層144，146構(gòu)成。從這個(gè)角度看，側(cè)壁物170也被移去了?？涛g在浮柵層134上的ONO層138處結(jié)束。
接下來，如圖7A-B代表的步驟60中，確定單獨(dú)的單元浮柵。這里，圖7A示例最終浮柵確定步驟，其中確定被178掩模的PFET柵162和NFET柵164，HiV PFET柵174和HiV NFET柵176。刻蝕ONO層138的暴露部分以再次暴露浮柵層134的非掩模部分，隨后被選擇性刻蝕，留下確定圖7B中的EEPROM單元的字線疊層180，182。每個(gè)EEPROM柵單元包括浮柵180f或182f以及字線180w或182w。在確定了PFET柵162和NFET柵164，HiV PFET柵174和HiV NFET柵176，字線180w，182w，以及柵180f或182f后，可以實(shí)施源漏擴(kuò)散。
圖8A-E中，注入器件源漏擴(kuò)散。圖8A中，在圖7B的結(jié)構(gòu)上形成擴(kuò)散掩模184，用來確定高壓擴(kuò)散注入的區(qū)域。通過該掩模184開窗186和188，開窗186使HiV NFET區(qū)域120暴露，開窗188使EEPROM區(qū)域22內(nèi)的位線接觸區(qū)域暴露。如箭頭190所示，(通過窗186，188)用磷注入暴露區(qū)域，使區(qū)域120內(nèi)的HiV NFET擴(kuò)散和位于EEPROM區(qū)域122內(nèi)的位線接觸區(qū)域內(nèi)的EEPROM單元漏擴(kuò)散都輕摻雜。接著，剝?nèi)パ谀?84。通過熱磷酸濕蝕從字線180，182和HiV柵上剝?nèi)?46。圖8B中，形成掩模192，只暴露EEPROM區(qū)域122。接著，在EERPOM區(qū)域122內(nèi)用砷注入EEPROM單元源/漏擴(kuò)散。
圖8C中，已經(jīng)注入該EEPROM單元和HiV NFET，在柵162，164，174和176及字線疊層180和182的每個(gè)上形成氮化物側(cè)壁195。優(yōu)選用下述方法形成該氮化物側(cè)壁。即通過淀積共形氮化物層，接著用諸如反應(yīng)離子刻蝕(RIE)的方向性刻蝕來從水平表面除去氮化物。
接下來，圖8D中，掩模196屏蔽PFET114，并且用箭頭198代表的最終n型注入完成該NFET器件。在注入NFET198過程中，確定n型源/漏擴(kuò)散，同時(shí)摻雜NFET柵164和HiV NFET柵176。剝?nèi)パ谀?96，并且在圖8E中，實(shí)際是掩模196反版的掩模200屏蔽n型區(qū)，而箭頭202代表的鍺和硼注入PFET區(qū)域114和HiV PFET區(qū)域，用來確定p型源/漏擴(kuò)散和摻雜柵162，174。
接下來，在圖9和10代表的步驟64中，在該器件結(jié)構(gòu)上形成硅化物。首先，優(yōu)選用干剝法從晶片上剝?nèi)ピ撗谀?00，并清潔該晶片。優(yōu)選用快速熱退火將該晶片退火，以激活摻雜劑并修補(bǔ)由于摻雜劑注入引起的表面損傷。優(yōu)選用濺射淀積工藝淀積鈦層。在氮?dú)夥罩袑⒃撯亴油嘶?，以便在暴露區(qū)域上形成鈦硅化物。接著，剝?nèi)ノ捶磻?yīng)的鈦，跟著是硅化物轉(zhuǎn)換退火，這使得柵162，164，174，176以及字線疊層180，182被TiSi2204帽蓋。也硅化源/漏區(qū)。從這個(gè)角度，可以用業(yè)內(nèi)眾所周知的常規(guī)線后端工藝?yán)^續(xù)加工。
圖11A是圖10內(nèi)EEPROM單元區(qū)域A的擴(kuò)展平面圖。圖11B是圖11A的EEPROM單元的分解圖。由浮柵182f和浮柵部分180f，228，230代表圖11A-B內(nèi)所示的四單元部分。字線180容性耦合至浮柵180f和228，而字線182容線耦合至浮柵182f和230。四單元共享每個(gè)位線擴(kuò)散區(qū)224，232，而對于圖11A-B的每個(gè)位線擴(kuò)散區(qū)只顯示其中之二。源線222，226分別與一條字線180w，182w平行，并為其上的單元提供源電壓。位于浮柵180f，182f，228，230和表面124之間的隧道氧化物便于單元編程。
在擦除過程中，浮柵180f，182f，228，230上原先存儲(chǔ)(寫)的電子通過隧道氧化物236，238隧穿至源線222，226。在寫過程，從溝道240，242將電子注射到浮柵180f，182f，228，230。
在讀操作中，當(dāng)選中字線時(shí)，根據(jù)浮柵上存儲(chǔ)的電子電荷，該浮柵的FET要么跑到“ON”態(tài)，要么留在“OFF”態(tài)。因此，可以向單元端口施加如下表所列的電壓來對圖11A-B內(nèi)的單元編程，讀，擦除和再編程。
至此，已經(jīng)形成包括邏輯和嵌入式非易失性陣列的優(yōu)選實(shí)施例的集成電路，例如，帶嵌入式閃存的微處理器。在不經(jīng)歷現(xiàn)有半導(dǎo)體工藝的拖拉效應(yīng)(dilatory effect)情況下，優(yōu)選實(shí)施例的三層多晶硅工藝提供帶嵌入式EEPROM陣列的集成電路邏輯芯片。
盡管以優(yōu)選實(shí)施例描述本發(fā)明，熟練的技術(shù)人員將認(rèn)識到，在后附權(quán)利要求的精神和范圍內(nèi)，本發(fā)明可以有所改動(dòng)。
權(quán)利要求
1.集成電路(IC)邏輯芯片，包括一個(gè)或多個(gè)NVRAM單元構(gòu)成的非易失性隨機(jī)存取存儲(chǔ)器(NVRAM)陣列，每個(gè)所述單元包括位于位線和源線之間的浮柵，所述浮柵在第一導(dǎo)電層上，以及第二導(dǎo)電層上的字線器件；單元選擇電路，所述單元選擇電路包括在所述第二導(dǎo)電層上具有柵的多個(gè)第一FET；以及包括在第三導(dǎo)電層上具有柵的多個(gè)第二FET的多個(gè)邏輯柵，所述單元選擇電路選擇所述陣列內(nèi)響應(yīng)所述多個(gè)邏輯柵的單元，所述多個(gè)邏輯柵從所述陣列接收選擇的數(shù)據(jù)。
2.權(quán)利要求1的IC芯片，其中所述第一FET具有比所述第二FET更厚的柵介質(zhì)。
3.權(quán)利要求2的IC芯片，其中所述第一FET包括一個(gè)或多個(gè)第一導(dǎo)電類型的FET和一個(gè)或多個(gè)第二導(dǎo)電類型的FET。
4.權(quán)利要求3的IC芯片，其中所述第二FET包括一個(gè)或多個(gè)所述導(dǎo)電類型的FET和一個(gè)或多個(gè)所述第二導(dǎo)電類型的FET。
5.權(quán)利要求4的IC芯片，其中每個(gè)所述浮柵包括位于所述位線和所述源線間浮柵溝道上的隧道氧化物，所述隧道氧化物比所述第二FET的柵介質(zhì)厚。
6.權(quán)利要求5的IC芯片，其中所述IC芯片是硅IC芯片，所述柵介質(zhì)是SiO2，所述隧道氧化物厚9.0nm，所述第一FET具有22.5nm厚的柵氧，所述第二FET具有7.0nm厚的柵氧。
7.形成集成電路芯片的方法，所述集成電路芯片包括具有嵌入式非易失性隨機(jī)存取存儲(chǔ)器(NVRAM)陣列的多個(gè)邏輯電路，所述方法包括以下步驟a)在半導(dǎo)體晶片上確定器件區(qū)域，所述器件區(qū)域包括陣列區(qū)域，第一器件類型區(qū)域和第二器件類型區(qū)域；b)在所述陣列區(qū)域內(nèi)的所述半導(dǎo)體晶片上選擇性形成第一浮柵層；c)在所述第一器件區(qū)域內(nèi)的所述半導(dǎo)體晶片上和所述浮柵層上選擇性形成第一柵層；d)在所述第二器件類型區(qū)域的所述半導(dǎo)體晶片上和所述第一柵層上形成第二柵層；e)在每個(gè)所述區(qū)域內(nèi)確定器件柵；以及f)在上述已確定的器件柵旁形成源漏擴(kuò)散區(qū)。
8.權(quán)利要求7的方法，其中確定器件區(qū)域的步驟(a)包括1)在半導(dǎo)體晶片的表面形成隔離槽；以及2)在上述陣列區(qū)域和上述第一器件類型區(qū)域內(nèi)形成隔離阱。
9.權(quán)利要求8的方法，其中該半導(dǎo)體晶片是硅片，并且選擇性形成該浮柵層的步驟(b)包括1)在上述表面上形成隧道氧化物；2)在上述隧道氧化物上形成多晶硅層；以及3)刻蝕上述多晶硅層，從上述第一器件類型區(qū)域和上述第二器件類型區(qū)域移去上述多晶硅層。
10.權(quán)利要求9的方法，其中選擇性形成該浮柵層的步驟(b)，在刻蝕該多晶硅層的步驟3)前，進(jìn)一步包括以下步驟2A)在上述多晶硅層上形成氧化物-氮化物-氧化物(ONO)層。
11.權(quán)利要求9的方法，其中選擇性形成第一柵層的步驟(c)包括以下步驟1)在上述硅表面上形成第一柵氧層；2)在上述第一柵氧層上形成多晶硅層；以及3)刻蝕上述多晶硅層，從上述第二器件類型區(qū)域移去上述多晶硅層。
12.權(quán)利要求11的方法，其中選擇性形成第一柵層的步驟(c)，在刻蝕該多晶硅層的步驟3)前，進(jìn)一步包括以下步驟2A)在上述多晶硅層上形成氧化物和氮化物層。
13.權(quán)利要求11的方法，其中形成第二柵層的步驟(d)包括以下步驟1)在上述第二器件類型區(qū)域中形成隔離阱；2)在上述硅表面上形成第二柵氧層；以及3)在上述第二柵氧層上形成多晶硅層。
14.權(quán)利要求13的方法，其中確定器件柵層的步驟(e)包括以下步驟1)構(gòu)圖上述第二柵層，上述圖案化的第二柵層確定上述第二器件類型區(qū)域內(nèi)的柵和上述第一器件類型區(qū)域和上述陣列區(qū)域內(nèi)的掩模圖案；2)確定上述第一器件類型區(qū)域內(nèi)的第一柵和上述陣列區(qū)域內(nèi)的字線；以及3)確定上述陣列區(qū)域內(nèi)的浮柵。
15.權(quán)利要求14的方法，其中第一柵層包括上述多晶硅層上的介質(zhì)層，確定第一柵和字線的步驟(2)包括以下步驟A)在上述已確定的第二柵上形成保護(hù)層；B)移去上述介質(zhì)層，上述第一柵層內(nèi)的上述多晶硅層暴露在上述掩模圖案的圖形之間；以及C)刻蝕上述暴露的多晶硅層。
16.權(quán)利要求15的方法，其中該浮柵層包括上述多晶硅層上的介質(zhì)層，確定該浮柵的步驟(3)包括以下步驟A)在上述已確定的第一柵和第二柵上形成保護(hù)層；B)移去上述介質(zhì)層，上述浮柵層內(nèi)的上述多晶硅層暴露在上述字線間；以及C)刻蝕上述暴露的多晶硅層。
17.權(quán)利要求16的方法，其中形成源漏擴(kuò)散區(qū)的步驟(f)包括以下步驟1)將摻雜劑注入到源漏區(qū)；2)擴(kuò)散上述注入的摻雜劑；3)在上述已確定的柵和已注入的源漏區(qū)上形成氮化物層；4)注入和擴(kuò)散上述標(biāo)準(zhǔn)邏輯FET；以及5)在上述已確定的柵和已注入的源漏區(qū)上形成硅化物。
18.權(quán)利要求17的方法，其中上述隧道氧化物生長至9.0nm厚，上述第一柵氧生長至23.5nm厚，上述第二柵氧生長至7.0nm厚。
全文摘要
包括非易失性隨機(jī)存取存儲(chǔ)器(NVRAM)陣列的邏輯芯片和其制造方法。該芯片包括各種器件,其柵在三層多晶硅中的一層或多層上。芯片邏輯使用普通FET,陣列支持包括高壓FET。邏輯和支持都是CMOS。該芯片邏輯內(nèi)的普通FET的柵由第三層或最高層多晶硅實(shí)現(xiàn)。第三層多晶硅同樣用做高壓FET和陣列字線的掩模,而兩者都以第二層多晶硅為柵。第一層多晶硅只用做單元浮柵。
文檔編號H01L27/105GK1264179SQ9912705
公開日2000年8月23日 申請日期1999年12月27日 優(yōu)先權(quán)日1999年2月17日
發(fā)明者沖·H·蘭姆, 格倫·L·邁爾斯, 詹姆斯·S·納庫斯, 克里斯塔·R·威利茲 申請人:國際商業(yè)機(jī)器公司