專利名稱：絕緣體基硅傳輸門干擾的解決方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及到絕緣體上硅(SOI)傳輸門干擾的解決方法，更確切地說是涉及到N型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的SOI傳輸門干擾的解決方法，其中在MOSFET的柵和體之間連接有電阻器以消除干擾狀態(tài)。
N型MOSFET被用作互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路中的傳輸門，以提高密度和改進(jìn)性能。在SOI中，F(xiàn)ET的體即襯底是電浮置的。當(dāng)源電極和漏電極在比發(fā)熱時間長的時間內(nèi)保持高位而柵保持低位時，這一浮置導(dǎo)致干擾問題，隨之引起輸入(通常是源)引起的從高位到低位的躍遷。躍遷之前在體中產(chǎn)生的空穴，在躍遷過程中被低電位拉入源中。以源作為發(fā)射極、體作為基極、漏作為收集極的雙極增益，在傳輸門的輸出(通常是漏)處導(dǎo)致由NPN的β乘以體放電電流公式(Cgate×Vdd/Tfall)給出的電流脈沖。此電流脈沖能夠引起待要用傳輸門隔離的電路錯誤地發(fā)生向低態(tài)的躍遷。
目前解決這一問題的方法是提高被傳輸門隔離的電路的噪聲容限和/或增加工藝步驟以降低NPN寄生雙極增益。
提高稱為閉鎖電路的隔離電路的抗電流脈沖性，由于要求從傳輸門得到更多的電流以完成所希望的向低態(tài)的躍遷，故損害了性能。降低NPN增益則要求引入額外的工藝步驟，這涉及到損害漏電性能和制造工藝熱循環(huán)。
因此，本發(fā)明的主要目的是提供一種SOI傳輸門干擾的解決方法。
本發(fā)明的另一目的是提供一種N型MOSFET的SOI傳輸門干擾的解決方法，其中在MOSFET的柵與體之間連接一個電阻器以消除干擾狀態(tài)。
借助于在傳輸門的柵與體之間加入電阻器，本發(fā)明消除了干擾狀態(tài)，此電阻器的電阻值約為1010Ωμm除以傳輸門的寬度。在這一電阻值下，當(dāng)柵處于低位時，在出現(xiàn)明顯的熱充電之前，體總是向低態(tài)放電，從而在傳輸門關(guān)斷時防止體電荷的積累或建立。電阻器的電阻值足夠高，致使當(dāng)柵處于高位而源和漏處于低位時，從柵到體的電流比之MOSFET的亞閾值電流可忽略不計。此電路由于低的柵電位使體接地，還明顯減小了SOI MOSFET中待機(jī)電流的增大，并阻止了由漏的雪崩電流對體的充電所造成的閾值電壓(Vt)的下降。
根據(jù)此處所述，本發(fā)明提供了一種具有源、漏和柵的場效應(yīng)晶體管以及在襯底中制造的方法，其中場效應(yīng)晶體管的體是電浮置的，且晶體管基本上與襯底電隔離。根據(jù)本發(fā)明，提供了高阻通路，用來將場效應(yīng)晶體管的電浮置體耦合到場效應(yīng)晶體管的柵。在運行過程中，當(dāng)柵處于低位時，在能夠出現(xiàn)明顯的熱充電之前，高阻通路使體向低態(tài)放電，從而在晶體管處于關(guān)斷時防止電荷在體上積累。
更詳細(xì)地說，高阻通路的電阻值約為1010Ωμm除以傳輸門的寬度。高阻通路足夠高，致使當(dāng)柵處于高位而源和漏處于低位時，從柵到體的電流比之亞閾值電流可忽略不計。
晶體管最好制造成SOI MOSFET，且此電路由于得到的低的柵電位使體接地而明顯減小SOI MOSFET中待機(jī)電流的增大，并阻止由漏電流的雪崩倍增對體的充電所造成的閾值電壓(Vt)的下降。
結(jié)合附圖，參照本發(fā)明最佳實施例的下列詳細(xì)描述，本技術(shù)領(lǐng)域熟練人員可以更容易地理解本發(fā)明的SOI傳輸門干擾的解決方法的上述目的和優(yōu)點，在這些附圖中，用完全相同的參考號來表示相同的元件，其中

圖1是用作CMOS電路傳輸門的典型現(xiàn)有技術(shù)N型MOSFET的示意圖。
圖2是根據(jù)本發(fā)明的N-MOSFET傳輸門電路的示范性實施例的示意圖，其中在晶體管的柵和體即襯底之間加入了一個電阻器。
圖3是FET的原理圖，其中的體即襯底電浮置。
圖4是制作示范性實施例的晶體管的步驟a)到f)的順序，此實施例在晶體管的柵和體之間連接有電阻器。
圖5是在圖4的步驟中制作的晶體管的俯視圖。
詳細(xì)參照附圖，圖1示出了用作CMOS電路中的傳輸門的典型N型MOSFET SOI電路10。此N型MOSFET SOI電路10包含具有第一源/漏11和第二源/漏12的MOSFET 30，并受柵60控制。在此類電路中，如圖3所示，F(xiàn)ET的體即襯底電浮置，當(dāng)源和漏電極11和12在比100微秒的熱發(fā)生時間更長的時間內(nèi)處于高位亦即1.8V，而柵60處于低位亦即0V時，導(dǎo)致干擾問題，隨之由輸入源11引起從高位到低位的躍遷。躍遷之前體40中產(chǎn)生的空穴，在躍遷過程中被低電位拉入源11中。以源11作為發(fā)射極、體40作為基極、漏12作為收集極，空穴的這一運動在漏12處引起電流脈沖，傳輸門的輸出由NPN的β乘以表示為(Cgate×Vdd/Tfall)的體40的放電電流給出。此電流脈沖能夠引起被傳輸門隔離的鎖存電路50在上述條件下錯誤地發(fā)生向低態(tài)例如0V的躍遷。
圖2示出了根據(jù)本發(fā)明的N型MOSFET傳輸門電路20的示范性實施例，其中電阻器70連接在晶體管30的柵60和體40之間，以消除干擾狀態(tài)。此電阻器70通常由輕度摻雜的例如約為10000Ωcm的、窄的例如約為0.25微米的多晶硅線條組成。
圖5示出了在柵60與體40之間連接有電阻器70的晶體管30的俯視圖。圖4(a)-(f)示出了沿剖面500(圖5)制作此器件的6個階段。
圖4(a)示出了制作在包含襯底硅層101、底部二氧化硅層102和頂部硅層103的絕緣體上硅晶片頂部的大約20nm的二氧化硅層104。然后在層104的頂部制作大約40nm的氮化硅層105。再借助于形成光刻膠層106并腐蝕氮化硅層105、二氧化硅104和頂部硅層103，最終停止于底部二氧化硅層102，而對二個隔離區(qū)107(圖4(b))進(jìn)行圖形化。
如圖4(b)所示，剝離留下的光刻膠106(圖4(a))，然后用二氧化硅填充槽107，并借助于在襯墊二氧化硅層104停止的深腐蝕和/或化學(xué)機(jī)械拋光而進(jìn)行整平。NFET體區(qū)108制作在二個隔離區(qū)107之間。在制作之后，對區(qū)域108進(jìn)行光掩蔽和P型摻雜。在形成MOSFET閾值電壓注入和襯墊二氧化硅104被剝離之后，在區(qū)域108上生長大約2.5-7.0nm的柵氧化層109。
圖4(c)示出了制作在溝槽107和區(qū)域109上的本征多晶硅層110。在淀積并圖形化光刻膠層之后，對多晶硅111進(jìn)行腐蝕，此腐蝕停止于溝槽107和區(qū)域109的柵氧化物處。淀積例如Si3N4的間隔材料并對其進(jìn)行方向性腐蝕。安置N+注入劑源/漏掩模，并將例如砷的n型摻雜劑注入到N-源/漏211和212(圖5)區(qū)和柵112中。將成為體接觸區(qū)113的區(qū)域和多晶硅柵114的相鄰末端被阻擋于N型注入劑，且隨后用P+源/漏掩模213(圖5)和例如硼的摻雜劑進(jìn)行P+摻雜。
如圖4(d)所示，在整個結(jié)構(gòu)100上淀積諸如鈦或鈷的金屬層115之后，對其進(jìn)行退火，以便在金屬物理上接觸硅或多晶硅的區(qū)域中形成硅化物。間隔127和氧化物區(qū)107上的其余金屬被選擇性地腐蝕掉。在整個結(jié)構(gòu)100上共形淀積大約50nm的氮化硅118。在氮化硅中光掩蔽并腐蝕接觸區(qū)116和117。
如圖4(e)所示，在整個結(jié)構(gòu)100上淀積大約20nm的輕度摻雜的大約100kΩcm的N型多晶硅119，并進(jìn)行圖形化和腐蝕，以便在柵與體接觸區(qū)116和117之間留下電阻條119。最后，如圖4(f)所示，用化學(xué)機(jī)械拋光和/或深腐蝕方法，淀積并整平諸如二氧化硅或氮化硅構(gòu)成的鈍化層120。執(zhí)行另外一些常規(guī)工藝步驟以完成圖2所示的根據(jù)本發(fā)明的N型MOSFET傳輸門電路20的示范性實施例。上述的方法僅僅是以舉例的方式公開的，而不是對本發(fā)明的限制。
電阻器70的電阻值約為1010Ωμm除以傳輸門的寬度。在這一電阻值下，當(dāng)柵60處于低位時，在能夠出現(xiàn)明顯的熱充電之前，體40總是向低態(tài)例如0V放電，從而防止體電荷在傳輸門處于關(guān)斷時的積累或建立。電阻器70的電阻值足夠高，致使當(dāng)柵處于高位例如1.8V而源11和漏12處于低位例如0V時，從柵60到體40的電流與MOSFET的約為2nA/μm的亞閾值電流相比可忽略不計，例如大約為0.2nA/μm。此電路明顯地減小SOI MOSFET中的待機(jī)電流的增大。這一較小的增大是由使體40接地的低的柵60電位造成的，并由于任何這種漏12到體40的漏電都被柵60到體40的電阻器70耗散而阻止了由漏12電流的雪崩倍增對體40的充電所造成的閾值電壓(Vt)的下降。
所述的實施例是N型MOSFET 30。然而本發(fā)明也包含P型MOSFET，其中電路將反映倒轉(zhuǎn)過來的實施例。
雖然此處詳細(xì)描述了本發(fā)明的SOI傳輸門干擾解決方法的最佳實施例和變例，但顯然，對于本技術(shù)領(lǐng)域熟練人員來說，本發(fā)明的公開和說明可以提出許多不同的設(shè)計。
權(quán)利要求
1.制造于襯底中的具有源、漏和柵的場效應(yīng)晶體管，其中場效應(yīng)晶體管的體是電浮置的，且晶體管基本上與襯底電隔離，其特征在于包含將場效應(yīng)晶體管的電浮置體耦合到場效應(yīng)晶體管的柵的高阻通路，致使當(dāng)柵處于低位時，在能夠出現(xiàn)明顯的熱充電之前，體向低態(tài)放電，從而防止當(dāng)晶體管處于關(guān)斷時電荷在體上的積累。
2.權(quán)利要求1的場效應(yīng)晶體管，其中的高阻通路的電阻約為1010Ωμm除以傳輸門的寬度。
3.權(quán)利要求1的場效應(yīng)晶體管，其中的高阻通路的電阻值足夠高，致使當(dāng)柵處于高位而源和漏處于低位時，從柵到體的電流與亞閾值電流相比可忽略不計。
4.權(quán)利要求1的場效應(yīng)晶體管，其中的晶體管制造成SOIMOSFET。
5.權(quán)利要求4的場效應(yīng)晶體管，其中的電路由于低的柵電位使體接地而明顯地減小SOI MOSFET中待機(jī)電流的增大，防止由漏電流的雪崩倍增對體的充電所造成的閾值電壓(Vt)的下降。
6.一種場效應(yīng)晶體管的制造方法，它包含在襯底中制造具有源、漏和柵的場效應(yīng)晶體管，其中場效應(yīng)晶體管的體是電浮置的，且此晶體管基本上與襯底電隔離，并提供將場效應(yīng)晶體管的電浮置體耦合到場效應(yīng)晶體管的柵的高阻通路，以便當(dāng)柵處于低位時，在能夠出現(xiàn)明顯的熱充電之前，使體向低態(tài)放電，從而防止當(dāng)晶體管處于關(guān)斷時電荷在體上的積累。
7.權(quán)利要求6的場效應(yīng)晶體管的制造方法，還包含提供約為1010Ωμm除以傳輸門的寬度的高阻通路的電阻。
8.權(quán)利要求6的場效應(yīng)晶體管的制造方法，還包含提供高阻通路足夠高的電阻值，使當(dāng)柵處于高位而源和漏處于低位時，從柵到體的電流與MOSFET的亞閾值電流相比可忽略不計。
9.權(quán)利要求6的場效應(yīng)晶體管的制造方法，包括將晶體管制造成SOI MOSFET。
10.權(quán)利要求9的場效應(yīng)晶體管的制造方法，還包含由于低的柵電位使體接地而減小SOI MOSFET中待機(jī)電流的增大，并防止由漏電流雪崩倍增對體的充電所造成的閾值電壓(Vt)的下降。
全文摘要
N型MOSFET的SOI傳輸門干擾的解決方法,在FET的柵與體之間連接電阻器以消除干擾狀態(tài)。此FET制造在襯底中,具有源、漏和柵,場效應(yīng)晶體管的體是電浮置的,且基本上與襯底電隔離。提供了將FET的電浮置體耦合到柵的高阻通路,致使當(dāng)柵處于低位時,在能夠出現(xiàn)明顯的熱充電之前,體向低態(tài)放電,從而防止了當(dāng)晶體管處于關(guān)斷時電荷在體上的積累。高阻通路的電阻最好約為10
文檔編號H01L21/84GK1249539SQ99118748
公開日2000年4月5日 申請日期1999年9月16日 優(yōu)先權(quán)日1998年9月30日
發(fā)明者安杰斯·布賴恩特, 愛德華·J·諾瓦克, 米恩·H·通 申請人:國際商業(yè)機(jī)器公司