專利名稱：穩(wěn)流半導(dǎo)體集成電路器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用作穩(wěn)流二極管(以下稱為CRD)的半導(dǎo)體集成電路器件的結(jié)構(gòu)和制造方法，更具體地講，涉及對(duì)于耗盡型(表面反轉(zhuǎn)型、常開(kāi)型)N溝道MOS(NMOS)晶體管的穩(wěn)流二極管而言，用來(lái)獲取滿意電性能的結(jié)構(gòu)和制造方法，所述晶體管中的柵極、源區(qū)和基片是電連接的(設(shè)置外部導(dǎo)線)。
圖58是展示已有的CRD的電功能示意圖，在許多情形下結(jié)型場(chǎng)效應(yīng)晶體管(以下稱為JFET)被用作所述的CRD。該JFET包括漏18002、柵18001和源18003，且柵電極18001與源電極18003連接。
圖59是展示CRD電功能的示意圖。陽(yáng)極18004和陰極18005表示出成為穩(wěn)定電流的電流方向18009。
圖60是已有的CRD的外部視圖。一個(gè)CRD芯片18008嵌入圓柱玻璃模18007式外殼(封裝)，該外殼長(zhǎng)幾毫米，直徑約1毫米，用作電極18006的導(dǎo)線(稱為軸向?qū)Ь€)分別設(shè)置在陽(yáng)極電極和陰極電極兩個(gè)方向上。
具有上述結(jié)構(gòu)的已有的CRD存在以下問(wèn)題。
圖61是已有的JFET CRD的電流一電壓性能曲線圖。由該曲線可見(jiàn)，用于獲取期望的穩(wěn)定電流值的最低電壓VL是大于5V的電壓值。根據(jù)電流值，VL升至7V或10V。這是由于采用了JFET和高的溝道夾斷電壓。這種高電壓不能用于電源電壓為5V、3V或1.5V的電路，而這些電源電壓是近來(lái)電子電路所用的標(biāo)準(zhǔn)電源電壓。與此相反，由于CRD是JFET，并且，允許把擊穿電壓VB顯著地提高到100V左右，所以可容易地把最高工作電壓VH設(shè)定在24V或26V。然而，由于JFET CRD本質(zhì)上是作為雙極性元件(少數(shù)載流子元件)工作的，因而作為對(duì)電壓波動(dòng)的響應(yīng)，在關(guān)斷側(cè)(少數(shù)載流子的積累)的時(shí)間響應(yīng)性是很慢的，所以通常噪聲很大。
而且，從生產(chǎn)上來(lái)看，由于CDR的制造是以確定IP值(標(biāo)稱值)的確定值為目標(biāo)的(例如，當(dāng)對(duì)樣品提供10mA±10%的電流補(bǔ)償時(shí)，作為產(chǎn)品的穩(wěn)流二極管的標(biāo)稱值是一個(gè)數(shù)值，IP代表在標(biāo)準(zhǔn)電壓值VP時(shí)的穩(wěn)定電流值，VL代表位于其±之內(nèi)的最低電壓)，因而存在如下問(wèn)題，成品的IP值實(shí)際上波動(dòng)約±20%。因此，由于所選擇的運(yùn)輸方式，或者由于在制造中產(chǎn)生了具有不同電流值的產(chǎn)品差異，及實(shí)際上出現(xiàn)的各種原因，所以使其合格率(合格產(chǎn)品的比例)不高，庫(kù)存增大，使制造成本變得很高。
另一方面，由柵、源和電極電連接的耗盡型N溝道MOS晶體管制成的CRD在生產(chǎn)過(guò)程中存在更大的波動(dòng)。波動(dòng)超過(guò)±30%，VH提高時(shí)波動(dòng)更大。這是由于制造中溝道的耗盡態(tài)(閾值電壓VTH)的波動(dòng)必定增大。
此外，當(dāng)VL可以設(shè)置得較低時(shí)，VH至多能設(shè)定在7V或10V。盡管電子電路的標(biāo)準(zhǔn)電源電壓業(yè)已小于5V，但對(duì)于需要電源的驅(qū)動(dòng)系統(tǒng)來(lái)說(shuō)，仍然采用12V系統(tǒng)或24V系統(tǒng)作為標(biāo)準(zhǔn)，而且為此目的，CRD需要約24V的最高電壓VH。這里，為了提高VH，必須加厚柵絕緣膜(柵TOX)的厚度。隨后導(dǎo)致了VTH更加波動(dòng)的缺點(diǎn)。厚度越厚，波動(dòng)越大。除此之外，當(dāng)柵絕緣膜加厚時(shí)，MOS晶體管的互電導(dǎo)(gm)下降，用于獲得所需的漏電流ID，即IP的溝道寬度或者所謂的W寬度必須加寬，由此增大了芯片尺寸。所以已有的CRD具有如下缺點(diǎn)，產(chǎn)品合格率低、芯片尺寸大、生產(chǎn)成本高。
為了解決上述問(wèn)題，本發(fā)明采用下列措施。
作為第一種措施，為了獲得穩(wěn)定電流，采用了這樣的調(diào)整方法，即為了控制電流通道的電路元件的電流值或者電流通道的電流值，向電路提供附加部分，并必須做出選擇。
作為第二種措施，采用MOS晶體管作為電流通道。
作為第三種措施，設(shè)置具有第一W寬度溝道的漏區(qū)，所述W寬度與不期望的IP對(duì)應(yīng)(稱為第一漏區(qū))，并設(shè)置具有第二W寬度溝道的第二漏區(qū)，其中存在多種類型的溝道W寬度，從中選出所需的寬度部分，并與第一漏區(qū)并聯(lián)。這些多種W寬度取尺寸比例為Xn。這里X為大于1.0的數(shù)值，n是對(duì)應(yīng)于由零開(kāi)始的W寬度的型號(hào)的數(shù)序，設(shè)置的第二漏區(qū)寬度的類型數(shù)量可稱為數(shù)位(比特)。通常當(dāng)X＝2至4時(shí)，整數(shù)n是這樣的數(shù)字算術(shù)序列如n＝0，1，2，3，4，…并且，也可是中間數(shù)。亦即它是一個(gè)冪指數(shù)系數(shù)。
作為第四種措施，與第二和第三布置有關(guān)，由多晶硅(以下稱為多晶硅熔線或熔線)形成用于選擇第二漏區(qū)寬度的連接導(dǎo)線。
作為第五種措施，與第四布置相關(guān)，多個(gè)多晶硅并聯(lián)連接，用于一種漏區(qū)寬度。
作為第六種措施，與第三和第四布置相關(guān)，除去多晶硅之上的最終保護(hù)膜(SiN，氮化硅膜，稱為鈍化膜)。
作為第七種措施，與第一和第二布置相關(guān)，至少漏區(qū)(或源區(qū))為所謂的DDD(具有N-型層的雙擴(kuò)散漏區(qū))。
作為第八種措施，與第七布置相關(guān)，形成DDD結(jié)構(gòu)中的N-型層的雜質(zhì)也被引入同一半導(dǎo)體基片表面上的另一個(gè)P+型層。
作為第九種措施，與第一和第二布置相關(guān)，在漏區(qū)對(duì)的多次重復(fù)中，僅形成一次(不是每次)半導(dǎo)體基片表面上的P+型層，該層是用來(lái)在NMOS的基片、柵和源之間的連接中取得基片電位。除此之外，圍繞半導(dǎo)體集成電路器件的外圍而沒(méi)有間斷的取得基片電位。
作為第十種措施，由耗盡型(表面反轉(zhuǎn)型、常開(kāi)型)N溝道MOS晶體管構(gòu)成半導(dǎo)體集成電路器件的CRD，在所述晶體管中，柵、源和基片電氣連接，柵絕緣膜設(shè)定為小于500埃，柵的溝道長(zhǎng)度(L長(zhǎng)度)設(shè)定為大于8μm。例如當(dāng)期望把溝道的耗盡的VTH(這是未飽和測(cè)量中的一個(gè)定義，并稱為VTND)降低至小于VL＝1.5V時(shí)，可把VTH設(shè)定為小于-0.9V，當(dāng)期望降低至小于VL＝1.0V時(shí)，VTH可設(shè)定為小于-0.8V。
作為第十一種措施，與第二布置相關(guān)，源和基片共用，并設(shè)置與第一和第二漏區(qū)布置類似的第三和第四漏區(qū)。
作為第十二種措施，與第一和第二布置相關(guān)，在NMOS的柵和源的連接中，連接孔以平坦形狀連接至公共電極金屬(半導(dǎo)體基片表面上的絕緣膜被選擇地腐蝕和除去的部位稱為接觸孔)。
作為第十三種措施，與第一和第二布置相關(guān)，在NMOS的柵、源和基片電位的連接中，接觸孔以平坦形狀連接至公共電極金屬。
作為第十四種措施，與第一和第二布置相關(guān)，N+型層與漏區(qū)連接，并構(gòu)成PN結(jié)(二極管)，因?yàn)?，N+型層是摻入P-型基片的N型雜質(zhì)區(qū)。此時(shí)，二極管的擊穿電壓低于漏區(qū)的柵端處的擊穿電壓，或者低于NMOS的快反向電壓，并且設(shè)定雜質(zhì)的濃度(N+型層和相鄰的P±型層中的雜質(zhì)濃度)。
作為第十五種措施，與第一和第二布置相關(guān)，半導(dǎo)體基片由P-型層和P+型層這兩層構(gòu)成。亦即，NMOS形成在P+型層上具有P-型外延生長(zhǎng)層的基片上?？蓪⑺鼈儗盈B起來(lái)構(gòu)成基片。此外，在P+型層表面上形成電極作為陰極電極，所述P+型層位于與其形成的NMOS的表面相對(duì)一側(cè)。
作為第十六種措施，與第十五種措施相關(guān)，采用高熔點(diǎn)金屬硅化物作為柵電極和陽(yáng)極電極。
作為第十七種措施，把具有愈加低的VTND值的晶體管串聯(lián)連接。
作為第十八種措施，設(shè)置開(kāi)/關(guān)穩(wěn)定電流的轉(zhuǎn)換功能。
作為第十九種措施，設(shè)置參考電壓，并由該電壓驅(qū)動(dòng)電流通道中的MOS晶體管。
作為第二十種措施，與和十九種措施相關(guān)，利用與柵電極連接的多晶硅熔線來(lái)進(jìn)行漏區(qū)寬度的選擇。
作為第二十一種措施，與第十九和第二十種措施相關(guān)，為參考電壓電路設(shè)置分離的電源(Vdd)引線。
作為第二十二種措施，與第二種措施相關(guān)，為串聯(lián)的MOS晶體管設(shè)置多晶硅電阻元件，并設(shè)置差分放大器，用于通過(guò)在MOS晶體管與電阻元件之間反饋電位來(lái)控制MOS晶體管。
作為第二十三種措施，與第二十一和第二十二種措施相關(guān)，不是在穩(wěn)流通道上，而是在穩(wěn)流電路部分的晶體管漏區(qū)寬度上對(duì)穩(wěn)流進(jìn)行調(diào)整(驅(qū)動(dòng)能力)。
作為第二十四種措施，與和十九至第二十三種措施相關(guān)，設(shè)置開(kāi)/關(guān)穩(wěn)定電流的轉(zhuǎn)換功能。
作為第二十五種措施，與第一至第二十四種措施相關(guān)，使MOS晶體管取LOCOS(硅的局部氧化)漏結(jié)構(gòu)(后面將說(shuō)明)。
作為第二十六種措施，與第一至第二十五種措施相關(guān)，MOS晶體管的柵絕緣膜的結(jié)構(gòu)采用ONO結(jié)構(gòu)(后面將說(shuō)明)。
作為第二十七種措施，與第一至第二十六種措施相關(guān)，至少穩(wěn)流通道的MOS晶體管的柵絕緣膜的厚度設(shè)定為350至600埃之間。
作為第二十八種措施，與第一至第二十四種措施相關(guān)，構(gòu)成含有CRD元件的半導(dǎo)體集成電路器件。
作為第二十九種措施，與半導(dǎo)體集成電路器件的CRD的制造方法相關(guān)，在完成了制造過(guò)程最終工藝階段的晶片拋光工藝之后，在對(duì)晶片態(tài)的半成品進(jìn)行目測(cè)檢驗(yàn)的初期，在確定的條件下測(cè)量IP，進(jìn)行運(yùn)算，確定余量，確定具有待選擇的余量的連接多晶硅熔線，利用激光等方法切除未連接的熔線(稱為激光調(diào)整或者調(diào)整)。
采用上述措施，可以獲得如下作用。
采用第一種措施，可以實(shí)現(xiàn)高精度(在±5%之內(nèi))的CRD。
采用第二種措施，可以利用MOS晶體管的飽和區(qū)來(lái)獲得穩(wěn)流性能。
采用第三種措施，可以使IP值保持在期望值的±1至5%的范圍內(nèi)，首先在不降低產(chǎn)品合格率、不增大芯片尺寸、不增大不必要的庫(kù)存的情況下，實(shí)現(xiàn)高性能和低成本的CRD。
采用第四種措施，可以在如上述的選擇漏區(qū)寬度的工藝中，利用激光來(lái)進(jìn)行精密和高速的熔合以及細(xì)微區(qū)域的切割。例如，難以用激光來(lái)切割通常用做導(dǎo)線金屬的鋁，因?yàn)殇X反射光線。而且，盡管用光刻工藝來(lái)腐蝕及除去在原理上是可行的，但是，實(shí)際上是不行的，因?yàn)閺奈廴镜慕嵌葋?lái)看，一旦測(cè)量IP之后，恢復(fù)室內(nèi)清潔是很難的，而且還需花相當(dāng)多的精力和時(shí)間。此外，假設(shè)存在25冪的多個(gè)調(diào)整數(shù)位的組合，例如需要32種新的光掩模、成本很高。而且在位于一個(gè)晶片上的多個(gè)芯片之間調(diào)整不同的數(shù)位是不可能的。但是，利用激光在每個(gè)芯片上容易進(jìn)行不同的調(diào)整。亦即，通過(guò)設(shè)置多晶硅熔線并進(jìn)行激光調(diào)整，第一次制成了這種CRD產(chǎn)品。
采用第五種措施，可以減少串聯(lián)電阻的增大，盡管看來(lái)在漏區(qū)電極的中部要增加多晶硅熔線。串聯(lián)電阻的增大會(huì)引起漏區(qū)的驅(qū)動(dòng)性的下降，并導(dǎo)致作為最終的CRD的芯片尺寸的增大。當(dāng)多晶硅的寬度(圖8中的多晶硅寬度8003)達(dá)3至5μm左右時(shí)，可以采用激光有效地切割多晶硅熔線。如果多晶硅的寬度比這要大，將無(wú)法方便地切割，相反，如果多晶硅的寬度比這薄得太多，串聯(lián)電阻將會(huì)變大。然后，通過(guò)并聯(lián)地在每個(gè)數(shù)位上排列多于兩個(gè)的寬度為3至5μm的熔線，來(lái)抑制串聯(lián)電阻的增大。盡管選擇時(shí)每個(gè)數(shù)位要利用激光熔合及切割多條熔線，但也可以僅花費(fèi)比切割總寬相同的一條熔線要少得多的時(shí)間(對(duì)此詳細(xì)的解釋這里略去)。
采用第六種措施，可以減少切割熔線時(shí)的激光的衰減，以及更有效地完成調(diào)整處理(以時(shí)間的方式)。
采用第七種措施，可以把最大工作標(biāo)稱值(擊穿電壓)從過(guò)去的7至10V左右提高到24至26V。通常MOS晶體管的反向擊穿電壓是由等級(jí)規(guī)定的，并可用如下順序來(lái)表示，漏區(qū)擊穿電壓(由于漏區(qū)的柵端處的電場(chǎng)密度而導(dǎo)致的擊穿)＜(穿通擊穿電壓)＜快速反向電壓＜漏區(qū)和場(chǎng)摻雜的結(jié)擊穿電壓。關(guān)于快速反向，NMOS包括NPN型雙極型晶體管，如

圖14所示，隨著漏區(qū)電壓的上升，漏區(qū)與基片之間的漏導(dǎo)電流變大。它成為NPN的基極電流并呈開(kāi)通。其狀態(tài)如圖21所示。盡管上述漏區(qū)擊穿電壓一般是由等級(jí)確定的，但是在象本發(fā)明的這種耗盡型晶體管的情形是快速反向等級(jí)確定的。
這樣，輸入其電壓超過(guò)漏區(qū)擊穿電壓和快速反向擊穿電壓的信號(hào)會(huì)損壞元件。這可以是ESD(靜電損壞)。與雙極型結(jié)構(gòu)相比，MOS結(jié)構(gòu)易于損壞，因?yàn)樗哂袞沤^緣膜并能被損壞。于是，為了提高ESD擊穿電壓，增加保護(hù)用二極管，如圖17所示。這是因?yàn)閺钠涑惺苣芰?lái)看，二極管即PN結(jié)抗ESD應(yīng)力的能力較強(qiáng)。于是設(shè)置另一個(gè)N-型層與漏區(qū)連接，構(gòu)成二極管來(lái)改進(jìn)對(duì)ESD的承受能力。使N+型層與場(chǎng)摻雜P±型層接觸，形成PN結(jié)，該P(yáng)N結(jié)的擊穿電壓可設(shè)定為24或26V，假設(shè)漏區(qū)擊穿電壓(這是由各種條件確定的，如柵絕緣膜厚度)為30V，快速反向電壓為28V。由于擊穿電壓取決于雜質(zhì)濃度小的一側(cè)，所以P±型層的摻雜量大約是5至7×1013/cm2。
采用第八種措施，可以在形成DDD結(jié)構(gòu)的N-型層時(shí)引入N型雜質(zhì)中，以刪除光刻處理，減少制備光掩模的工藝(成本可降低)和成本。
采用第九種措施，可以抑制由反柵極效應(yīng)引起的驅(qū)動(dòng)性的降低及快速反向電壓的降低。這是因?yàn)椋绻麖穆┖驮吹将@取基片電位的部位的距離較長(zhǎng)，則基片成為串聯(lián)電阻，反柵極效應(yīng)和快速反向電壓的下降變得顯著。通過(guò)設(shè)定在源-漏對(duì)的多次重復(fù)中每一次的比例，可期望有足夠的效果(最好是重復(fù)六次以內(nèi))。
采用第十種措施，可以獲得用于半導(dǎo)體集成電路器件的很高性能及低成本的CRD，該器件具有低電壓(VL是低的)、低噪聲(以高速運(yùn)行，因?yàn)椴皇请p極型的)并且對(duì)電壓依賴較小(不要對(duì)ID的溝道長(zhǎng)度過(guò)分強(qiáng)調(diào)，即將其設(shè)定為大于L＝8μ，使由于電源電壓波動(dòng)而引起的穩(wěn)定電流值的變化得到抑制)，而且由于柵絕緣膜小于500埃，所以可以獲得足夠大的gm，還可以抑制芯片尺寸的變大。
采用第十一種措施，可以省去兩個(gè)CRD的面積，這是由于兩個(gè)NMOS的源區(qū)共用(由此可降低成本，甚至能包封在小封裝內(nèi))。此外，可以在一個(gè)芯片(一個(gè)封裝)上以最小面積尺寸實(shí)現(xiàn)帶有交流電源的CRD。
采用第十二種措施，可以明顯地降低柵與源的連接中的接觸孔電阻的影響(通常這稱為接觸電阻，隨著進(jìn)一步微型化，由于微型化而使電阻值增大并產(chǎn)生問(wèn)題)并且顯著地減小芯片尺寸。
采用第十三種措施，可以降低柵、源和基片電位的連接中的接觸電阻的影響，并顯著地減小芯片尺寸。
采用第十四種措施，可以保持足夠的ESD承受量(擬機(jī)械模式大于250V，以人工模式大于2000V)。
采用第十五種措施，可以在軸向引線型封殼中進(jìn)行封裝，因?yàn)殛帢O電極可取在模具安裝側(cè)。通過(guò)把陰極取在模具安裝側(cè)可以降低串聯(lián)電阻，即使是在DIP或表面封裝型的封裝中這也是可能的。
采用第十六種措施，可以在玻璃密封外殼中進(jìn)行封裝，因?yàn)閃-6能承受600℃的高溫。
采用第十七種措施，可以減小元件面積(芯片尺寸)，因?yàn)榭梢钥s短晶體管的L長(zhǎng)度。
采用第十八種措施，可以利用外部信號(hào)來(lái)控制CRD電流的開(kāi)/關(guān)。
采用第十九種措施，可以改善電流通道上的MOS晶體管的驅(qū)動(dòng)性，并可減小芯片尺寸。此外還可帶來(lái)進(jìn)一步降低電壓VL的效果。
采用第二十種措施，可以獲得更好的穩(wěn)流性能，因?yàn)椴粫?huì)受到多晶硅熔線的電阻分量的影響。
采用第二十一種措施，可帶來(lái)如下效果，可獲得更好的穩(wěn)流性能，可降低電壓VL，可改進(jìn)驅(qū)動(dòng)性，可減小芯片尺寸，或者Vdd引線可用于SW功能。
采用第二十二種措施，可以更進(jìn)一步改善由第二十一種措施帶來(lái)的同樣性能。
采用第二十三種措施，可以獲得顯著減小芯片尺寸的效果。采用第二十四種措施，可以同樣地獲得CRD，(應(yīng)用第十九至第二十三種措施的CRD)。它對(duì)第十八種措施帶來(lái)的效果有進(jìn)一步改善。
采用第二十五種措施，可獲得具有高擊穿電壓并能高速運(yùn)行的CRD。
采用第二十六種措施，可以獲得進(jìn)一步減小芯片尺寸的效果。
采用第二十七種措施，可以在高性能和高可靠性的CRD中獲得進(jìn)一步減小芯片尺寸的效果。
采用第二十八種措施，可以實(shí)現(xiàn)更高性能的用于處理光和輻射的半導(dǎo)體集成電路器件和用于驅(qū)動(dòng)外圍負(fù)載的半導(dǎo)體集成電路器件。
采用第二十九種措施，可以在低成本有效地制造高性能(高速、高精度、低工作電壓和高擊穿電壓等)的CRD，這是本發(fā)明的最大效果。
圖1是本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的等效電路圖;
圖2是本發(fā)明第一實(shí)施例的CRD的電功能示意圖;
圖3是本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的平面圖;
圖4是圖3中(b)部分的放大平面圖;
圖5是本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的剖面圖;
圖6是圖5中接觸開(kāi)孔部位(m)和(n)的部分平面圖;
圖7是用于檢驗(yàn)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的電路示意圖;
圖8是一個(gè)表格，用于展示通過(guò)調(diào)整本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件進(jìn)行微調(diào)時(shí)，VTND的目標(biāo)值，與波動(dòng)和精確度相關(guān)的每個(gè)IP值;
圖9是本實(shí)施例中的數(shù)位調(diào)整了的電路圖;
圖10是圖3中(a)部分的放大平面圖;
圖11是本實(shí)施例的半導(dǎo)體集成電路器件的CRD調(diào)整前后的電壓一電流特性的示意圖;
圖12是本實(shí)施例的半導(dǎo)體集成電路器件的CRD的電壓一電流特性波動(dòng)范圍的示意圖;
圖13是本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路器件的CRD的剖面圖;
圖14是圖13中接觸開(kāi)孔部位(0)的部分平面圖;
圖15是本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路器件的CRD的剖面圖;
圖16是在本發(fā)明第三實(shí)施例的第二應(yīng)用例中的半導(dǎo)體集成電路器件的CRD的剖面圖;
圖17是本發(fā)明第四實(shí)施例的半導(dǎo)體集成電路器件的CRD的電路圖;
圖18是本發(fā)明第四實(shí)施例的半導(dǎo)體集成電路器件的CRD的部分平面圖;
圖19是本發(fā)明第四實(shí)施例的半導(dǎo)體集成電路器件的CRD的部分剖面圖;
圖20是用于說(shuō)明本發(fā)明第四實(shí)施例的NMOS晶體管的剖面圖;
圖21是用于說(shuō)明本發(fā)明第四實(shí)施例的耗盡型NMOS晶體管的快速反向的示意圖;
圖22是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的CRD的電路圖;
圖23是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的CRD的電路圖;
圖24是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的CRD的剖面圖;
圖25是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的CRD封裝內(nèi)部的示意圖;
圖26是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的CRD封裝后的透視圖;
圖27是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的CRD的第一應(yīng)用例的電路圖;
圖28是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的CRD的第二應(yīng)用例的電路圖;
圖29是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的CRD的陽(yáng)極1和2處電壓一電流特性的示意圖;
圖30是本發(fā)明第六實(shí)施例的半導(dǎo)體集成電路器件的示意圖，其中包含多個(gè)本發(fā)明的CRD，并且具有多通道輸入端子;
圖31是根據(jù)本發(fā)明第七實(shí)施例的包含本發(fā)明的CRD芯片的SSR的電路圖;
圖32是本發(fā)明第八實(shí)施例的半導(dǎo)體集成電路器件的示意圖，其中包含多個(gè)本發(fā)明的CRD，并且具有多通道輸出端子;
圖33是本發(fā)明第九實(shí)施例的具有SW的CRD的電路圖;
圖34是采用本發(fā)明第九實(shí)施例的具有SW的CRD的電路的電路圖;
圖35是根據(jù)本發(fā)明第九實(shí)施例的具有SW的CRD的第二應(yīng)用例的電路圖;
圖36是根據(jù)本發(fā)明第十實(shí)施例的具有本發(fā)明的帶SW的一對(duì)CRD的電路圖;
圖37是本發(fā)明第十實(shí)施例的具有SW的一對(duì)CRD的電路圖;
圖38是根據(jù)本發(fā)明第十一實(shí)施例的半導(dǎo)體集成電路器件的電路示意圖，在輸出端具有多個(gè)本發(fā)明的帶SW的CRD;
圖39是本發(fā)明第十二實(shí)施例的CRD的等效電路圖;
圖40是本發(fā)明第十三實(shí)施例的CRD的等效電路圖;
圖41是實(shí)際使用本發(fā)明第十三實(shí)施例的CRD的電路示意圖;
圖42是實(shí)際使用和施加了本發(fā)明第十三實(shí)施例的CRD的電路示意圖;
圖43是本發(fā)明第十四實(shí)施例的CRD的等效電路圖;
圖44是本發(fā)明第十五實(shí)施例的CRD的等效電路圖;
圖45是本發(fā)明第十六實(shí)施例的CRD的等效電路圖;
圖46是本發(fā)明第十七實(shí)施例的CRD的等效電路圖;
圖47是本發(fā)明第十八實(shí)施例的CRD的等效電路圖;
圖48是本發(fā)明第十九實(shí)施例的CRD的等效電路圖;
圖49是本發(fā)明第十九實(shí)施例的差分放大器的內(nèi)部等效電路圖;
圖50是本發(fā)明第十九實(shí)施例的串聯(lián)電阻的調(diào)整結(jié)構(gòu)的電路圖;
圖51是本發(fā)明第十九實(shí)施例的串聯(lián)電阻的調(diào)整結(jié)構(gòu)的第二實(shí)施例的電路圖;
圖52是本發(fā)明第十九實(shí)施例的串聯(lián)電阻的調(diào)整結(jié)構(gòu)的第三實(shí)施例的電路圖;
圖53是本發(fā)明第十九實(shí)施例的串聯(lián)電阻的調(diào)整狀態(tài)的平面圖;
圖54是本發(fā)明第十九實(shí)施例的CRD的恒壓型等效電路圖;
圖55是本發(fā)明第二十實(shí)施例的CRD的等效電路圖;
圖56是構(gòu)成本發(fā)明第二十一實(shí)施例的CRD的NMOS晶體管的剖面圖。
圖57是構(gòu)成本發(fā)明第二十二實(shí)施例的CRD的NMOS晶體管的剖面圖。
圖58是已有的CRD的電功能示意圖。
圖59是CRD電功能的示意圖。
圖60是已有的CRD的外部視圖。
圖61是已有的JFET CRD的電壓一電流性能曲線。
以下結(jié)合附圖對(duì)本發(fā)明的優(yōu)選實(shí)施例進(jìn)行說(shuō)明。
圖1是本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的等效電路圖。其中NMOS 1007包括帶有第一W寬度(550μm×8μm)的漏區(qū)，通過(guò)多晶硅熔線1001把帶有第二W寬度(250μm)的第一寬度的漏區(qū)的NMOS1009、帶有第二W寬度(500μm)的第二寬度的漏區(qū)的NMOS1010、帶有第二W寬度(1000μm)的第三寬度的漏區(qū)的NMOS1011和帶有第二W寬度(2000μm)的第四寬度的漏區(qū)的NMOS1012并聯(lián)電連接至NMOS1007，形成陽(yáng)極端子1002。把每個(gè)NMOS的柵、源和基片都電連接起來(lái)，形成陰極端子1008。如上所述，第二漏區(qū)寬度布置成250μm×2n…，n＝0，1，2，3，漏區(qū)的數(shù)量為四。
圖2是本發(fā)明第一實(shí)施例的CRD的電功能示意圖。這里有陽(yáng)極1002和陰極1008兩個(gè)極。
圖3是本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的平面圖。為了簡(jiǎn)化說(shuō)明，本圖中僅展示了電極導(dǎo)線和多晶硅熔線的一種構(gòu)型。器件的電極2006具有帶第一W寬度(550μm×8μm)的漏區(qū)，通過(guò)布置多晶硅熔線2005，把帶有第二W寬度(250μm)的第一寬度的漏區(qū)的電極2001、帶有第二W寬度(500μm)的第二寬度的漏區(qū)的電極2002、帶有第二W寬度(1000μm)的第三寬度的漏區(qū)的電極2003和帶有第二W寬度(2000μm)的第四寬度的漏區(qū)的電極2004并聯(lián)連接至電極2006，形成陽(yáng)極焊點(diǎn)區(qū)2008，利用與封裝引線連接的導(dǎo)線接合等從此處取出電流。把每個(gè)器件的柵電極、源電極和基片電位都電連接起來(lái)，并引至陰極焊點(diǎn)區(qū)作為公共電極導(dǎo)線2010。獲取基片電位有三個(gè)部位，由此基片的P型層曝露在與源區(qū)相鄰的表面。因此，本實(shí)施例中芯片尺寸約為0.7mm見(jiàn)方。
圖4是圖3中(b)部分的放大平面圖。它展示了漏電極導(dǎo)線、源電極導(dǎo)線與柵多晶硅2001(L＝10μm)之間的關(guān)系。
圖5是本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件的剖面圖。它相當(dāng)于沿圖4中A-A′線的剖面。除了漏區(qū)4008，本例中的源區(qū)4004也是DDD結(jié)構(gòu)。該DDD結(jié)構(gòu)是由N-型區(qū)4007和N+區(qū)4006構(gòu)成的。P-型基片4005具有2至3Ω·cm的濃度。柵絕緣膜4011為380埃，并在形成多晶硅柵電極3001之前，通過(guò)引入8×1011/cm2的磷，形成溝道區(qū)4010作為耗盡型溝道。用1至3×1014/cm2劑量的磷引入N-型區(qū)4007，并在1100℃加熱60分鐘，然后用3至7×1016/cm2劑量的磷引入N+區(qū)4006，由此構(gòu)成DDD結(jié)構(gòu)。這樣在柵極端子處獲得大于40V的漏區(qū)擊穿電區(qū)和大于30V的快速反向電壓(盡管嚴(yán)格地說(shuō)在耗盡型晶體管中不存在漏區(qū)擊穿電壓)。
在通過(guò)使源和基片對(duì)接接觸的同時(shí)，利用接觸開(kāi)孔部位(m)和(n)如圖所示地布置源和柵電極。
圖6是圖5中的接觸開(kāi)孔部位(m)和(n)的部分平面圖。源2010和柵2010均有獨(dú)立的接觸孔(m)和(n)并由電極導(dǎo)線連接。
圖7是檢驗(yàn)本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件所用電路的示意圖。這里測(cè)量了4400μm的第一漏區(qū)和3750μm的第二漏區(qū)的IP總和(相當(dāng)于8150μm)。
圖8是一個(gè)表格，用于展示通過(guò)調(diào)整本發(fā)明第一實(shí)施例的半導(dǎo)體集成電路器件進(jìn)行微調(diào)時(shí)，VTND的目標(biāo)值、與波動(dòng)和精確度相關(guān)的每個(gè)IP值。當(dāng)按傳統(tǒng)設(shè)計(jì)器件時(shí)，并且如果VTND目標(biāo)值是-0.9V，如表中所示，由于單位W的驅(qū)動(dòng)性是1.8μA/W，所以W是5555μm左右。然而，即使是采用很高精度的制造工藝，VTND也還存在±0.15V的波動(dòng)。因此，對(duì)于5555μm的W，IP波動(dòng)為7至13mA。因此，很容易理解，考慮第一W是驅(qū)動(dòng)性波動(dòng)的上限(IP/W＝2.4μA)并為10mA，并且，當(dāng)波動(dòng)低于此值時(shí)，第二漏區(qū)是附加連接的。
由于第二漏區(qū)在250μm至500、1000、2000μm之間變化，而且由四個(gè)比特進(jìn)行調(diào)整，因而可以在250μm(自然也含0μm)至3750μm的范圍進(jìn)行16個(gè)級(jí)別的調(diào)整。由于每個(gè)級(jí)別的調(diào)整幅度(調(diào)整精度)根據(jù)每個(gè)VTND(每個(gè)驅(qū)動(dòng)能力)而稍有差別，結(jié)果如表所示。對(duì)于這里的2n和4比特的實(shí)例，可以相應(yīng)于精度(一個(gè)幅度的精度)或可調(diào)整范圍來(lái)增加或減少比特的數(shù)量。而且，可以是1.5或3的n次冪，并且n不必是整數(shù)。亦即，可以根據(jù)此方案，針對(duì)期望獲得的CRD的性能來(lái)設(shè)定適當(dāng)?shù)闹怠Ｓ纱?，根?jù)圖7測(cè)量的IP來(lái)計(jì)算可切割多長(zhǎng)的W，然后確定待切割的熔線的數(shù)位。
圖9是本實(shí)例中調(diào)整了數(shù)位的電路圖。圖中展示了調(diào)整了的數(shù)位(熔線)。
圖10是圖3中(b)部分的放大圖。該圖展示了用于布置的調(diào)整的多晶硅熔線，對(duì)電極導(dǎo)線8002有四個(gè)數(shù)位，每個(gè)數(shù)位有兩條熔線，并展示與圖7對(duì)應(yīng)的切割狀態(tài)。熔線寬度是3至4μm。在熔線部位中鈍化膜具有開(kāi)口部位8001。
圖11是本實(shí)施例的半導(dǎo)體集成電路器件的CRD調(diào)整前后的電壓-電流特性的示意圖。此例中可以看出，調(diào)整前的14mA的IP被完全調(diào)整至10mA的IP目標(biāo)值。
圖12是本實(shí)施例的半導(dǎo)體集成電路器件的CRD的電壓-電流特性波動(dòng)范圍的示意圖。該圖為放大圖，為的是刻意顯示出波動(dòng)和各個(gè)值的符號(hào)。如上所述，可以實(shí)現(xiàn)高性能的CRD，其IP波動(dòng)小于5%，或者包括I Hmax和I Lmin在內(nèi)，對(duì)中心IP的總波動(dòng)小于10%，VL小于1.5V，VH大于26V。
圖13是本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路器件的CRD的剖面圖。源區(qū)4004與柵電極3001對(duì)接，并與接觸孔部位(0)接觸。圖14是圖13中接觸孔部位(0)的部分平面圖。尺寸(i)比圖6的尺寸(h)要短幾微米到幾十微米。因此，其效果是顯著的，并可使芯片尺寸在橫向減小零點(diǎn)幾毫米至幾毫米。而且還減小了接觸電阻并改進(jìn)了驅(qū)動(dòng)能力。
圖15是本發(fā)明第三實(shí)施例的半導(dǎo)體集成電路器件的CRD的剖面圖。在其電阻率小于零點(diǎn)幾歐姆·厘米的P+型基片12002上，形成電阻率為幾歐姆·厘米的P-型外層12001。之后，如上所述地形成半導(dǎo)體集成電路器件的CRD，并在最后的工藝步驟中，在背面形成陰極12003。由于陰極電極可在模具安裝側(cè)面，因而可封裝在軸向引線型封裝殼上。此外，當(dāng)陰極取在模具安裝側(cè)時(shí)，可減小DIP中的串聯(lián)電阻以及表面封裝式封裝部件。而且，由于還可減少基片的串聯(lián)寄生電阻，所以可以改進(jìn)驅(qū)動(dòng)能力及快速反向電壓。
圖16是本發(fā)明第三實(shí)施例的第二應(yīng)用例中的半導(dǎo)體集成電路器件的CRD的剖面圖。高熔點(diǎn)金屬硅化物如W-6(硅化鎢)用作柵電極12007和導(dǎo)線金屬12004。而且，Ni(鎳)等用作背面的陰極電極12005。標(biāo)號(hào)(12006)代表漏電極開(kāi)孔部位。通過(guò)上述構(gòu)型，由于W-6可承受600-1000°的熱處理，故玻璃密封可用于軸向引線型封殼的封裝上。
圖17是本發(fā)明第四實(shí)施例的半導(dǎo)體集成電路器件的CRD的電路圖。在柵與漏之間相當(dāng)于附加連接了保護(hù)二極管13004。
盡管本實(shí)施例中實(shí)際上構(gòu)成了CRD的NMOS晶體管，以便對(duì)圖1或圖9中所示的多個(gè)漏區(qū)進(jìn)行選擇，但是為了方便，當(dāng)它們與穩(wěn)流測(cè)量無(wú)關(guān)時(shí)可在圖中略去。
圖18是本發(fā)明第四實(shí)施例的半導(dǎo)體集成電路器件的CRD的部分平面圖。在基片上設(shè)置了漏電極2006、陽(yáng)極焊點(diǎn)2008和N+型層13001。
圖19是本發(fā)明第四實(shí)施例的半導(dǎo)體集成電路器件的CRD的部分剖面圖。在形成LOCOS氧化物膜13004之前，在P±型場(chǎng)摻雜層13003中引入5-7×1013/cm2的硼，形成P-型基片4005。N+型層13002具有相同的帶源和漏的DDD結(jié)構(gòu)。于是獲得擊穿電壓為27-28V的結(jié)，在快速反向之前結(jié)被擊穿，由此保護(hù)了主元件的NMOS。這里的結(jié)擊穿一般是可逆地釋放承受能量，并不是不可逆的擊穿。當(dāng)然它可能終結(jié)于熱擊穿，如果能量很大的話，但通常PN結(jié)比具有柵絕緣膜的MOS結(jié)構(gòu)要堅(jiān)固得多，因而適合用作保護(hù)元件。由此可實(shí)現(xiàn)具有足夠的ESD承受量(機(jī)械模式大于250V，人工模式大于2000V)的CRD。
圖20是用于說(shuō)明本發(fā)明第四實(shí)施例的NMOS晶體管的剖面圖。圖中，顯示了寄生的NPN雙極晶體管14001。耗盡型溝道區(qū)14002位于P-型基片上的源區(qū)4004與漏區(qū)4008之間，柵電極3001形成在其頂端。
圖21是用于說(shuō)明本發(fā)明第四實(shí)施例的耗盡型NMOS晶體管的快速反向的示意圖。
圖22是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的CRD的電路圖。
圖23是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的CRD的電路圖。
圖24是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的CRD的剖面圖。標(biāo)號(hào)(15004)代表晶體管1的漏區(qū)，(15005)代表晶體管體1的柵電極，(15006)代表晶體管1的源區(qū)，同時(shí)還是晶體管2的源區(qū)。標(biāo)號(hào)(15007)代表晶體管2的柵電極，(15008)代表晶體管2的漏區(qū)。
在本實(shí)施例中，通過(guò)這樣地共用源區(qū)，作為整體來(lái)說(shuō)，可以用比一個(gè)元件式的CRD僅增加1.5倍左右的面積來(lái)構(gòu)成兩個(gè)元件。
圖25是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的CRD芯片16002封裝內(nèi)部的示意圖。
圖26是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件的封裝后的CRD透視圖。
圖27是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件CRD的第一應(yīng)用例的電路圖。
圖28是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件CRD的第二應(yīng)用例的電路圖。
圖29是本發(fā)明第五實(shí)施例的半導(dǎo)體集成電路器件CRD的陽(yáng)極1和2處的電壓一電流特性的示意圖。采用本實(shí)施例，一旦使兩個(gè)NMOS的源區(qū)共用，即可實(shí)現(xiàn)兩個(gè)面積節(jié)省的CRD(其成本低而且易于容納在小封裝內(nèi))。而且，可實(shí)現(xiàn)用于交流電源的CRD，其具有最小的面積尺寸并在一個(gè)芯片上(一個(gè)封裝)。
圖30是根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體集成電路器件(18101)的示意圖，其中包含多個(gè)本發(fā)明的CRD，且具有多通道輸入端子。圖中展示了用于檢測(cè)光或輻射的基本電路的結(jié)構(gòu)，它由多個(gè)通道所集成，以此構(gòu)成檢測(cè)光和輻射的前置半導(dǎo)體集成電路器件(IC)。
標(biāo)號(hào)(18106)代表用于檢測(cè)光和輻射的光電二極管如PIN二極管，(18105)代表偏置電阻，(18104)代表偏置電源VH，通常幾十至幾百V的高電壓施加于上。JFET18109由本發(fā)明的CRD18102給予穩(wěn)流偏置(幾mA至幾十mA)。讀出輸入至JFET的耦合電容量18107，將信號(hào)輸入至輸入端子18108，然后由前置放大器18110和電路18111如取樣保持或波形檢波電路來(lái)進(jìn)行處理，并由輸出端子18112輸出。通常，每個(gè)通道的偏置電流不是由CRD而是由電阻來(lái)決定的。盡管由于每個(gè)通道的JFET的增益波動(dòng)等原因(電阻值隨通道而變化)，需要時(shí)間來(lái)調(diào)節(jié)每個(gè)通道的電流，但是采用本實(shí)施例，可簡(jiǎn)單地實(shí)現(xiàn)用于檢測(cè)光和輻射的很高性能的前置半導(dǎo)體集成電路器件。
圖31是SSR(19101)的電路圖，其中包含根據(jù)本發(fā)明第七實(shí)施例的CRD芯片。SSR指固體繼電器。當(dāng)電流在初級(jí)輸入端十19108與初級(jí)輸入端19109一之間流動(dòng)時(shí)，發(fā)光二極管19103發(fā)光，接收光線的電動(dòng)勢(shì)光敏二極管陣列19104產(chǎn)生電壓，接通用于次級(jí)輸出19106的NMOS晶體管的柵極，使次級(jí)輸出端A19107與次級(jí)輸出端B19110之間雙向?qū)ā?biāo)號(hào)(19105)代表用于關(guān)斷時(shí)放電的電路。通常，是不設(shè)置圖31所示的本發(fā)明的CRD19102的，采用外部電阻來(lái)獲取必需的電流。然而，當(dāng)其用于輸入側(cè)電源電壓波動(dòng)的情形時(shí)，就產(chǎn)生了這樣的問(wèn)題，如，開(kāi)/關(guān)速度變化，晶體管不能導(dǎo)通或者被擊穿溢流。如本實(shí)施例這樣使用本發(fā)明的CRD芯片，即可實(shí)現(xiàn)易于使用的高性能SSR。這是因?yàn)殡娏魇呛愣ǖ?，LED的發(fā)光是穩(wěn)定的，開(kāi)/關(guān)速度是穩(wěn)定的，由于VL也是低的，所以即使在低電壓下，也能獲得避免過(guò)電流的保護(hù)和穩(wěn)定的電流。
圖32是根據(jù)本發(fā)明第8實(shí)施例的半導(dǎo)體集成電路器件(20101)的示意圖，其中含有多個(gè)本發(fā)明的CRD并且具有多通道輸出端子。
標(biāo)號(hào)(20104)代表Vdd端子，(20105)代表GND(地)端子，(20106)代表各個(gè)輸入端子。內(nèi)部電路由所謂的移位寄存器組成，它由閂鎖電路(LA)20107和動(dòng)態(tài)觸發(fā)器(DFF)電路20108構(gòu)成，并借助一對(duì)本發(fā)明第五實(shí)施例中說(shuō)明的CRD來(lái)驅(qū)動(dòng)外部負(fù)載20102(這里展示的是電容性負(fù)載如液晶)。在這種電容性負(fù)載的情形，流出的輸出電流Iout 20109和流進(jìn)的輸入電流Isinn 20110必須是穩(wěn)定電流，由本發(fā)明的CRD元件首次得到了實(shí)現(xiàn)。
圖33是根據(jù)本發(fā)明第九實(shí)施例的帶有SW(開(kāi)關(guān)，開(kāi)/關(guān)控制端子)(21101)的CRD的電路圖。標(biāo)號(hào)(21102)代表增強(qiáng)型NMOS晶體管，用來(lái)完成SW功能(常斷型晶體管，其閾值電壓VTH是正的VTH，而不是象耗盡型那樣是負(fù)的VTH，這稱為增強(qiáng)型晶體管)，(21103)代表具有本發(fā)明的穩(wěn)定電流的NMOS耗盡型晶體管，(21111)表示晶體管基片，(21104)代表SW端子，當(dāng)施加H信號(hào)(Hi，+，正電壓)時(shí)它導(dǎo)致CRD接通，因此流過(guò)一定的穩(wěn)定電流。圖34是采用本發(fā)明第九實(shí)施例的帶有SW(21107)的CRD的電路圖。標(biāo)號(hào)(21105)代表Vdd，(21106)代表負(fù)載，(21108)是SW端子，(21110)是地，(21109)是用于施加來(lái)自外部的開(kāi)/關(guān)信號(hào)的轉(zhuǎn)換器。當(dāng)然，除了TTL和CMOS邏輯電路之外，還可配置某種開(kāi)關(guān)電路來(lái)提供正/負(fù)電壓。圖33中所示的增強(qiáng)型側(cè)晶體管的源和耗盡型側(cè)晶體管的漏可共用其區(qū)域，如第五實(shí)施例所述，需要兩個(gè)晶體管的面積的帶SW的CRD，在本實(shí)施例中可以1.5倍的面積來(lái)實(shí)現(xiàn)。圖中，省略了耗盡型晶體管(穩(wěn)流側(cè))的漏區(qū)熔線的調(diào)整態(tài)，以便簡(jiǎn)化附圖。還省略了與作為SW端子的增強(qiáng)型晶體管的柵極端子相關(guān)的靜電保護(hù)元件。
圖35是本發(fā)明第九實(shí)施例的帶有SW的CRD的第二應(yīng)用例的電路圖。如圖所示，增強(qiáng)型SW晶體管可設(shè)置在耗盡型晶體管之下(從電流方向來(lái)看)。當(dāng)CRD用來(lái)設(shè)置在標(biāo)為Vdd的負(fù)載之下時(shí)，如圖34所示(稱為CRD接地，或通常也稱為開(kāi)放漏區(qū))，同時(shí)擊穿電壓VH(VAC)幾乎是圖33所示類型的兩倍(此時(shí)，26V×2＝52V)，如果SW輸入開(kāi)通電平不大于3至5V，則VL變大。圖34中，如果輸入的SW電壓電平大于增強(qiáng)型晶體管的VTH(0.5至0.8V)則是允許的。但是，盡管VAC(陽(yáng)極與陰極之間承受的電壓)增加時(shí)，擊穿電壓幾乎加倍，但由于耗盡型晶體管側(cè)的背一柵極效應(yīng)，使穩(wěn)定電流(Ireg)降低。按相反方式使用時(shí)，總之要帶來(lái)VSW(SW電壓)依賴性。通過(guò)任何方式，圖33和34的CRD都可針對(duì)其使用實(shí)現(xiàn)作為半導(dǎo)體產(chǎn)品的足夠的功能。
圖36是根據(jù)本發(fā)明第十實(shí)施例的帶有SW的一對(duì)CRD的電路圖。標(biāo)號(hào)(22105)代表第一CRD的輸出端子，(22103)代表用于第一CRD的SW的增強(qiáng)型晶體管，(22104)代表第一CRD的穩(wěn)流耗盡型晶體管，(22106)代表第一和第二CRD的共用端子，(22107)是第二CRD區(qū)，(22108)是第二CRD的穩(wěn)流耗盡型晶體管，(22109)是用于第二CRD的SW的增強(qiáng)型晶體管，(22110)是第二CRD的輸出端，(22111)是第二CRD的SW端子。這里照例略去了穩(wěn)流耗盡型晶體管的漏區(qū)熔線的選擇狀態(tài)。
這里，第一CRD的增強(qiáng)型晶體管源區(qū)與第一耗盡型晶體管漏區(qū)，第一耗盡型晶體管源區(qū)與第二耗盡型晶體管源區(qū)，第二耗盡型晶體管漏區(qū)與第二增強(qiáng)型晶體管源區(qū)均可分別地共用(理由與第五和第九實(shí)施例相同)，可以用整個(gè)約為晶體管的2.5倍的面積來(lái)實(shí)現(xiàn)等效于四個(gè)晶體管的帶有SW的一對(duì)CRD。
圖37是根據(jù)本發(fā)明第十實(shí)施例的帶有SW的一對(duì)CRD的電路圖。標(biāo)號(hào)(22112)是Vdd，(22113)和(22114)是不同的負(fù)載，(22116)和(22117)是不同的外部SW信號(hào)電路，(22115)是GND。可以把第一CRD和第二CRD分別設(shè)定為不同的穩(wěn)流值，驅(qū)動(dòng)電流不同的負(fù)載是有可能的及有用的。
盡管沒(méi)有示出，但可以在同一基片上，按相同的方式把有用的半導(dǎo)體集成電路器件排列成四個(gè)一套、六個(gè)一套的實(shí)用陣列。圖38是根據(jù)本發(fā)明第十一實(shí)施例的半導(dǎo)體集成電路器件(23101)的電路示意圖，在輸出端具有許多本發(fā)明的帶有SW的CRD。本發(fā)明的帶有SW的CRD23102與外部負(fù)載23106連接，同時(shí)在本實(shí)施例半導(dǎo)體集成電路器件內(nèi)接地，外部負(fù)載23106與外部分離電源Vdd23107相連。如第八實(shí)施例所示那樣由移位寄存器構(gòu)成的內(nèi)部電路23105(未示出)對(duì)SW的開(kāi)/關(guān)進(jìn)行控制。標(biāo)號(hào)(23103)是Vdd，(23104)是GND，(23108)是輸入端。
圖39是根據(jù)本發(fā)明第十二實(shí)施例的CRD的等效電路圖。其構(gòu)成是把具有第一耗盡型的閾值電壓(稱為VTND1)的晶體管1(24103)和具有第二耗盡型的閾值電壓(稱為VTND2)的晶體管2(24102)串聯(lián)連接。如下所述，VTND2應(yīng)具有比VTND1更深的耗盡。兩個(gè)柵極均與基片連接。當(dāng)晶體管1的W/L＝W1/L1，晶體管2的W/L＝W2/L2時(shí)，電流I1(＝I2)(24106)可表示如下I1＝ (μCoxW1)/(L1) (Vg24106+|V TND1|)2…(1)I2＝ (μCoxW2)/(L2) (Vg-VO24104+|V TND1|)2…(2)其中μ是載流子的遷移率，Cox是溝道電容。由于I1＝I2且Vg＝0，則(W1)/(L1) (|V TND1|)2＝ (W2)/(L2) (|V TND2|-Vo)2…(3)當(dāng)L1＝L2且W1＝W2時(shí)V TND1＝V TND2-V。
因此，V0＝|V TND2|-|V TND1|。亦即，V0被V TND所確定的電壓夾持。因此，溝道長(zhǎng)度不被調(diào)制，L可以設(shè)定得短些。L可定為6、4或3μm。V TND2可以是V TND1的絕對(duì)值的兩倍。由于L可以較短，W也可較短，通過(guò)使晶體管1的漏區(qū)和晶體管2的源區(qū)共用，如前所述，可以顯著地減少因制造兩個(gè)晶體管而導(dǎo)致的面積的增加。圖中省略了漏區(qū)熔線的調(diào)整狀態(tài)，以便簡(jiǎn)化附圖。
圖40是本發(fā)明第十三實(shí)施例的CRD(25101)的等效電路圖。增強(qiáng)型NMOS晶體管25106和耗盡型NMOS晶體管25105連接至分離電壓Vdd125108，形成參考電壓部位(Vref 部位)25113和參考電壓(Vref)25104，給用于驅(qū)動(dòng)穩(wěn)定電流32103和多個(gè)25102所示的晶體管的NMOS晶體管的柵極加置偏壓(以下晶體管25103和25102稱為用于驅(qū)動(dòng)穩(wěn)定電流的晶體管)。在具有第一寬度的晶體管25103處和在具有第二漏區(qū)寬度的晶體管陣列區(qū)25102可獲得穩(wěn)定電流(多個(gè)數(shù)量，以前述的本發(fā)明的方式)。雖然基本結(jié)構(gòu)不同于本發(fā)明的本質(zhì)，但本實(shí)施例的要點(diǎn)是，流過(guò)穩(wěn)定電流的晶體管的柵極由Vref偏置。盡管Vref是恒定電壓且晶體管25103被驅(qū)動(dòng)(接通)，但由于恒定電壓(Vref)值和晶體管25103的gm的波動(dòng)，需按與本發(fā)明的上述實(shí)施例相同的方式用熔線25114對(duì)第二漏區(qū)寬度進(jìn)行選擇。本實(shí)施例具有如下優(yōu)點(diǎn)，由于是通過(guò)由分離電源構(gòu)成的Vref來(lái)對(duì)傳輸穩(wěn)定電流的晶體管進(jìn)行驅(qū)動(dòng)的，所以可獲得大的漏電流及減小芯片尺寸(元件面積)。
當(dāng)NMOS 25103(當(dāng)然包括晶體管25102)和25106具有厚500埃的柵極氧化膜及2.5Ω·cm的P型板時(shí)，初始(負(fù))V TH(稱為V TN1)成為0.2V(中心)。假設(shè)通過(guò)溝道摻雜N型雜質(zhì)獲得-0.5V的V TND，則可在Vref處產(chǎn)生約為|VTN1|+|V TND|的0.7V，從而可對(duì)具有0.2V的V TA的晶體管25103進(jìn)行完全驅(qū)動(dòng)。
通過(guò)溝道摻雜P型雜質(zhì)，對(duì)于25106或者25103不是采用V TN1而是采用0.3至0.4V的V TN1和V TH(稱為V TNH)，可獲得泄漏電流小的優(yōu)異性能。本例中，當(dāng)V TNH為0.3V時(shí)，Vref＝0.3+|-0.5|＝0.8V，且通過(guò)把25016設(shè)為V TN1或V TNH以及把25013設(shè)為V TND，由此產(chǎn)生的電流驅(qū)動(dòng)能力，可以進(jìn)一步減小芯片尺寸。
圖41是實(shí)際使用本發(fā)明第十三實(shí)施例的CRD的電路示意圖。本實(shí)施例中，把與GND25112連接的CRD 25101連接至外部電源Vdd225109，該電源被連接至并用于外部負(fù)載25110。
圖42是實(shí)際使用本發(fā)明第十三實(shí)施例的CRD的電路示意圖。作為SW端子，上述Vdd1端子25108可操縱CRD。例如當(dāng)用邏輯電路以TTL或CMOS電平(變換器25115)施加SW控制信號(hào)如H(Hi，高電平信號(hào)，0.8至5V，或可能是12V或24V)時(shí)，Vref電路進(jìn)入工作，CRD被接通并工作。此時(shí)，外部信號(hào)足以使其具有H電平的大于幾百nA的電流驅(qū)動(dòng)能力。當(dāng)施加L(Lo，低電平，GND)信號(hào)時(shí)，CRD被關(guān)斷。當(dāng)要完成這種功能時(shí)，至少用于傳輸穩(wěn)定電流的晶體管必須是增強(qiáng)型的。
不言而諭，用于Vref電路(以及用于下述的誤差放大電路的差分放大器)的Vdd本身被用作CRD的SW端子，由這樣的構(gòu)型可具有與下述實(shí)施例相同的功效。
用43是本發(fā)明第十四實(shí)施例的CRD(26101)的等效電路圖。在第二漏區(qū)寬度變化的晶體管陣列區(qū)域26102中，每個(gè)晶體管在其柵極端子具有與Vref連接的用于柵極接通的熔線26105和與GND連接的用于柵極接通的熔線26103，并按前述的調(diào)整方式排列，切割柵極關(guān)斷熔線來(lái)選擇漏區(qū)寬度，對(duì)不用的漏區(qū)寬度切割柵極接通熔線，柵極關(guān)斷熔線被切斷至GND，并被判斷。由于在漏區(qū)(多晶硅熔線)中無(wú)串聯(lián)電阻，可獲得更平坦的穩(wěn)流特性(VAC的依賴關(guān)系)。
圖44是本發(fā)明第十五實(shí)施例的CRD(27101)的等效電路圖。組成Vref電路的增強(qiáng)型NMOS晶體管包括有第一漏區(qū)寬度的晶體管27105和晶體管區(qū)域27104，其中排列了如前所述那樣的具有Xn加權(quán)變化的多個(gè)漏區(qū)寬度，對(duì)輸出27103的晶體管穩(wěn)流的波動(dòng)被精密地微調(diào)達(dá)到精度。盡管本實(shí)施例是選擇漏區(qū)，但也可象第十四實(shí)施例那樣?xùn)艆^(qū)。
由于用于Vref的晶體管的面積本質(zhì)上要小于用于輸出的晶體管，所以采用這種排列可以構(gòu)成面積(芯片尺寸)更小的CRD。標(biāo)號(hào)(27102)是輸出端，(27106)是Vdd端。
圖45是本發(fā)明第16實(shí)施例的CRD(28101)的等效電路圖。此時(shí)，通過(guò)設(shè)置用于SW28102的P溝道型MOS(PMOS)晶體管和用于SW28103的NMOS晶體管，構(gòu)成除了有Vdd端還有SW端28106的CRD。
做出如下排列，當(dāng)外部信號(hào)28105為L(zhǎng)O時(shí)，CRD接通，當(dāng)信號(hào)為Hi時(shí)CRD為關(guān)斷。參考第17實(shí)施例的具體描述，由于在CRD具有多個(gè)輸出的情況下Vref部分的Vdd是共用的，所以通過(guò)除設(shè)置Vdd之外還設(shè)置SW，可以方便地為每個(gè)輸出設(shè)置SW。盡管本實(shí)施例的圖中在穩(wěn)流特性方面是對(duì)漏區(qū)熔線進(jìn)行選擇，但也可對(duì)柵區(qū)選擇或Vref的增強(qiáng)型晶體管進(jìn)行選擇，如前所述。
圖46是本發(fā)明第十七實(shí)施例的CRD(29101)的等效電路圖。這是兩個(gè)CRD被集成的情形。
第一穩(wěn)流部分(CRD部分)29102和第二穩(wěn)流部分29103分別具有Vref電路和SW端子27107和27108。第一CRD部分和第二CRD部分可有各自不同的設(shè)定電流，或者共用一個(gè)Vref部分和SW。通過(guò)使第一CRD的電流驅(qū)動(dòng)部分和Vref部分的NMOS的源與第二CRD的相應(yīng)部分共用，如前所述，可以減小面積。標(biāo)號(hào)(29104)是第一CRD的輸出端，(29105)是第二CRD的輸出端。
圖47是本發(fā)明第十八實(shí)施例CRD的等效電路圖。Vref電路部分30105的Vdd電源是由輸出端30102供給的。當(dāng)陽(yáng)極-陰極間電壓V AC 30106大于0.9V時(shí)，Vref電路部分正常工作，穩(wěn)流部分也工作。該系統(tǒng)可構(gòu)成兩端子CRD，其中穩(wěn)流輸出晶體管由Vref驅(qū)動(dòng)。盡管在本實(shí)施例的圖示中，針對(duì)穩(wěn)流特性，是對(duì)漏區(qū)熔線進(jìn)行選擇，但如前所述，也可對(duì)柵區(qū)或增強(qiáng)型晶體管進(jìn)行選擇。標(biāo)號(hào)(30104)是增強(qiáng)型晶體管，(301031)是耗盡型晶體管。也可象第十六實(shí)施例那樣，通過(guò)設(shè)置PMOS或NMOS，以連接到SW端子。
圖48是本發(fā)明第十九實(shí)施例CRD(31101)的等效電路圖。為晶體管設(shè)置串聯(lián)電阻(可以是多晶硅電阻等)31104用于輸出31103，把來(lái)自Vref電路部分的Vref電壓輸入至包含CMOS的差分放大器31102，把電阻31104與晶體管31103之間的電位輸入至差分放大器31102作為反饋電壓V FB 31121。亦即，當(dāng)電流在電阻中流動(dòng)時(shí)，V FB上升，差分放大器就減小在用于驅(qū)動(dòng)晶體管31103的電壓輸出端31122的電壓，這樣就可獲得穩(wěn)定電流。由于初始電流值隨各種因素發(fā)生波動(dòng)，所以串聯(lián)電阻31104是本發(fā)明的要點(diǎn)，并且按Xn加權(quán)的調(diào)整進(jìn)行排列，如前所述。
當(dāng)Vref為0.8V，Ireg(穩(wěn)流值)＝10mA時(shí)，串聯(lián)電阻取為約80Ω(中央)。標(biāo)號(hào)(31107)是Vdd端子，(31106)是輸出端，(31105)是GND端。盡管本實(shí)施例中采用Vdd的Vref也得到應(yīng)用，當(dāng)然也可以把上述實(shí)施例所述的各種測(cè)量結(jié)合起來(lái)有效地使用。
圖49是本發(fā)明第十九實(shí)施例中差分放大器的內(nèi)部等效電路圖。如果本發(fā)明的集成電路由P型半導(dǎo)體組成，則NMOS晶體管的基片3114成為GND，并且，如果電路由不是N型半導(dǎo)體基片中的GND的P型勢(shì)阱所組成(省略了連接線)它與每個(gè)晶體管的源相連，盡管如此，從其工作角度來(lái)看不會(huì)存在問(wèn)題。標(biāo)號(hào)(31124)是負(fù)端，(31123)是正端，差分放大器中的(+)和(-)如通常所示。
圖50是本發(fā)明第十九實(shí)施例的串聯(lián)電阻的調(diào)整結(jié)構(gòu)的電路圖。電阻R13110，R23111，R33112，……Rn 3113分別具有熔線31109，并串聯(lián)連接。它們按Rn＝R0×2n，n＝0，1，2，……n-1來(lái)加權(quán)，并被選擇及微調(diào)至期望的穩(wěn)流值。
圖51是本發(fā)明第十九實(shí)施例的串聯(lián)電阻的調(diào)整結(jié)構(gòu)第二實(shí)例的電路圖。該結(jié)構(gòu)在本發(fā)明的前段已有具體描述。
圖52是本發(fā)明第十九實(shí)施例的串聯(lián)電阻的調(diào)整結(jié)構(gòu)第三實(shí)例的電路圖。例如，部分1是用于選擇產(chǎn)品種類(Ireg＝10mA 產(chǎn)品，20mA產(chǎn)品或50mA產(chǎn)品)的變化，部分2是用于調(diào)整波動(dòng)的變化。
圖53是本發(fā)明第十九實(shí)施例的串聯(lián)電阻的調(diào)整狀態(tài)的平面圖。該電路結(jié)構(gòu)如圖51和52所示。串聯(lián)電阻本身是多晶硅熔線31110，電阻值按多晶硅的長(zhǎng)度L31124來(lái)加權(quán)，如圖所示。標(biāo)號(hào)(31116)是用激光來(lái)調(diào)整熔線的狀態(tài)，(31111)是接觸孔，(31112)是鋁電極，(31109)是鈍化開(kāi)口部位。
圖54是本發(fā)明第十九實(shí)施例的恒壓運(yùn)行式的等效電路。當(dāng)在N型半導(dǎo)體基片中設(shè)置分離的P勢(shì)阱，用于構(gòu)成CMOS型集成電路，來(lái)把Vref電路部分31103中的耗盡型晶體管31117的柵變?yōu)镚ND時(shí)，并且當(dāng)P勢(shì)阱基片31125與其源區(qū)連接時(shí)，當(dāng)增強(qiáng)型晶體管31118的V TH為0.3V，晶體管31117的V TH為-0.5V，獲得Vref＝0.4V，并可使Vdd131107工作，由0.8V輸出正常的Vref。此外，如果照此構(gòu)成，則輸出晶體管31103的基片31115也可連接至源區(qū)，由此獲得更好的穩(wěn)流特性(V AC依賴性變小)。
圖55是本發(fā)明第二十實(shí)施例CRD(32101)的等效電路。該CRD包含如第十九實(shí)施例所述的那種差分放大器，其中設(shè)置了用于SW的NMOS 32104，轉(zhuǎn)換器32103和用于開(kāi)/關(guān)的SW端子32102。盡管由于差分放大器是一個(gè)CMOS，所以可容易地包含CMOS轉(zhuǎn)換器，但如果期望改變開(kāi)/關(guān)的順序，或者可以串聯(lián)增加一個(gè)，則不一定設(shè)置。與第十九和第二十實(shí)施例所述的含有差分放大器的CRD種類相關(guān)，可按含有兩個(gè)到多個(gè)與其它實(shí)施例類似的放大器的IC那樣來(lái)構(gòu)成。
圖56是根據(jù)本發(fā)明第二十一實(shí)施例構(gòu)成CRD的NMOS晶體管的剖面圖。本實(shí)施例與至今所述的所有實(shí)施例相關(guān)，并與是構(gòu)成輸出和其它CRD的元件的晶體管結(jié)構(gòu)相關(guān)。多晶硅柵電極33103的端部位于大于1μm的LOCOS氧化膜的一部分之上，并位于N±型漏區(qū)之上(場(chǎng)摻雜漏區(qū)，通過(guò)引入約1至3×1018原子/cm3的N型雜質(zhì)來(lái)形成)。通過(guò)這樣摻雜，可以改善漏區(qū)的柵端處的擊穿電壓，即通常稱為漏區(qū)擊穿電壓(表面擊穿電壓，柵輔助的，漏區(qū)擊穿電壓)。亦即，可以實(shí)現(xiàn)具有24V的VH的CRD，同時(shí)，由于柵與漏之間的電容33101可以減小，所以能適應(yīng)高速運(yùn)行。標(biāo)號(hào)(33107)是P-型基片(2至3Ω·cm或2.5Ω·cm左右的基片)，(33105)是N+型漏區(qū)，(33104)是漏電極，(33108)是N+型源區(qū)，(33109)是柵氧化膜，其厚度為500埃。這種結(jié)構(gòu)稱為L(zhǎng)OCOS漏結(jié)構(gòu)。
圖57是根據(jù)本發(fā)明第二十二實(shí)施例來(lái)構(gòu)成CRD的NMOS晶體管的剖面圖。本實(shí)施例與至今描述過(guò)的所有實(shí)施例均相關(guān)，并與是用于構(gòu)成輸出和其它CRD的元件的晶體管的結(jié)構(gòu)相關(guān)，柵氧化膜為SiN(氮化硅膜)-SiO2-SiN的三層結(jié)構(gòu)，或者是所謂的ONO結(jié)構(gòu)。通過(guò)這樣摻雜，ONO結(jié)構(gòu)可以減小芯片尺寸，因?yàn)榫w管的電流值是Id ∝ μ·Cox· (W)/(L) ·f(Vg，Vd，V TH，…)…(4)并且Cox變大、Id可以增大，假設(shè)膜厚是相同的(從擊穿電壓和TDDB來(lái)看)。更具體地，從擊穿電壓的平衡，驅(qū)動(dòng)能力及其它來(lái)看，期望構(gòu)成的晶體管包括100埃左右的地SiO2(34103)、約300埃的SiN(34102)和約100至200埃的CVD膜或HTO膜，這是在600至900℃由CVD形成的并作為頂層SiO2(34101)。標(biāo)號(hào)(34105)是P-型基片，(34104和34106)是源和漏，(34107)是多晶硅柵電極。
現(xiàn)在說(shuō)明本發(fā)明的第二十三實(shí)施例。盡管本實(shí)施例與至今所述的所有實(shí)施例都相關(guān)，并與柵氧化膜的厚度相關(guān)，但并未圖示，因?yàn)樯婕皵?shù)字的內(nèi)容。
在具有24V的VH的CRD中，根據(jù)傳統(tǒng)的MOSIC概念，從考慮柵氧化膜TDDB的厚度出發(fā)，大于800埃是必須的，這是用24V除以3MV/cm的電場(chǎng)得到的值，這個(gè)能保持漏擊穿電壓(表面擊穿)的膜厚在本發(fā)明的CRD中是足夠的，這是因?yàn)楸M管需要28至30V的漏擊穿電壓，但在柵與晶體管基片之間僅施加了V TH+α電壓。然而，由于包含ESD(結(jié))的Di是28V，如前所述，同時(shí)不存在對(duì)10MV足夠的安全界限來(lái)防止此時(shí)的擊穿，所以對(duì)8MV/cm，350埃的最小厚度是足夠的。
因此，在本發(fā)明中把柵膜厚度范圍定在350至600埃之間。而且，當(dāng)本發(fā)明的實(shí)施例中包含差分放大器并且設(shè)有分離的Vdd用于運(yùn)行時(shí)，以及當(dāng)24V產(chǎn)生于Vdd時(shí)，對(duì)于24V需要保證3MV，亦即，對(duì)于構(gòu)成差分放大器的所有CMOS晶體管，需要保證大于800埃的厚度。然而，用于輸出的晶體管應(yīng)保證VH為24V或者厚度為350至600埃，并且用第二十一實(shí)施例的LOCOS漏區(qū)結(jié)構(gòu)，或者用前述的并在本例也采用的DDD結(jié)構(gòu)，可以保持漏區(qū)擊穿電壓。
如上所述，由耗盡型N溝道MOS晶體管構(gòu)成半導(dǎo)體集成電路器件的CRD，其中柵、源和基片電氣連接。柵絕緣膜規(guī)定為小于500埃，柵溝道長(zhǎng)度(L長(zhǎng)度)規(guī)定為大于8μm。當(dāng)期望把溝道耗盡的V TH降至如小于VL＝1.5V時(shí)，例如，把它設(shè)定為小于-0.9V，當(dāng)期望把其降低至小于VL＝1.0V時(shí)，將其設(shè)定為小于-0.8V。其具有與IP對(duì)應(yīng)的第一W寬度的溝道的漏區(qū)，對(duì)于期望的IP是不夠的，還有第二漏區(qū)，它具有第二W寬度的溝道，其中存在多種溝道W寬度，對(duì)這些溝道寬度按需進(jìn)行選擇，使其與第一漏區(qū)并聯(lián)連接。這些多種W寬度取Xn的尺寸比例。這是，X是大于1.0的數(shù)值，n是大于1.0的值。由此，可在±1至5%的范圍內(nèi)與期望的IP完全一致。因此首次可實(shí)現(xiàn)非常高性能和低成本的CRD，而不降低產(chǎn)品合格率、不增大芯片尺寸、不增加無(wú)用的庫(kù)存。
權(quán)利要求
1.一種穩(wěn)流半導(dǎo)體集成電路器件，其中穩(wěn)流通道的電路元件或者用于控制穩(wěn)流通道的電路元件的電流值的電路元件具有過(guò)多部分，所述過(guò)多部分被選擇地連接。
2.根據(jù)權(quán)利要求1的穩(wěn)流半導(dǎo)體集成電路器件，其中穩(wěn)流通道的所述電路元件是MOS型晶體管。
3.根據(jù)權(quán)利要求2的穩(wěn)流半導(dǎo)體集成電路器件，包括其具有的溝道寬度不足以輸出期望的穩(wěn)流值的第一漏區(qū)和多個(gè)第二漏區(qū)，其具有的多種溝道寬度與所述第一漏區(qū)并聯(lián)連接。
4.根據(jù)權(quán)利要求1的穩(wěn)流半導(dǎo)體集成電路器件，其中電阻元件與所述MOS型晶體管串聯(lián)連接，該晶體管是穩(wěn)流通道的電路元件。
5.根據(jù)權(quán)利要求1的穩(wěn)流半導(dǎo)體集成電路器件，其中用于控制穩(wěn)流通道的所述電路元件的電流值的所述電路元件由MOS型晶體管構(gòu)成。
6.根據(jù)權(quán)利要求5的穩(wěn)流半導(dǎo)體集成電路器件，其中所述MOS型晶體管包括第一漏區(qū)和多個(gè)第二漏區(qū)，所述第二漏區(qū)具有與所述第一漏區(qū)并聯(lián)連接的多種溝道寬度。
7.根據(jù)權(quán)利要求1至6的穩(wěn)流半導(dǎo)體集成電路器件，含有由耗盡型MOS晶體管和增強(qiáng)型晶體管形成的參考電壓。
8.根據(jù)權(quán)利要求1至7的穩(wěn)流半導(dǎo)體集成電路器件，含有由CMOS構(gòu)成的差分放大電路。
9.根據(jù)權(quán)利要求1至8的穩(wěn)流半導(dǎo)體集成電路器件，具有由外部信號(hào)使所述穩(wěn)定電流流動(dòng)或斷流的功能。
10.根據(jù)權(quán)利要求1至9的穩(wěn)流半導(dǎo)體集成電路器件，其中位于所述MOS晶體管的漏區(qū)之上的氧化膜比柵電極之下的其它部分要厚。
11.根據(jù)權(quán)利要求1至9的穩(wěn)流半導(dǎo)體集成電路器件，其中柵絕緣膜為SiO2、SiN(氮化硅膜)和SiO2的三層結(jié)構(gòu)。
12.根據(jù)權(quán)利要求1至9的穩(wěn)流半導(dǎo)體集成電路器件，其中柵絕緣膜的厚度在大于350埃且小于600埃的范圍內(nèi)。
13.根據(jù)權(quán)利要求1至12的穩(wěn)流半導(dǎo)體集成電路器件，含有穩(wěn)流通道的所述電路元件的多個(gè)系統(tǒng)。
14.一種半導(dǎo)體集成電路器件，在與信號(hào)輸出相關(guān)的電路中，具有權(quán)利要求1至12的穩(wěn)流通道的所述電路元件。
15.一種固態(tài)二極管型繼電器器件，含有權(quán)利要求1至12的所述穩(wěn)流半導(dǎo)體集成電路器件。
16.一種半導(dǎo)體集成電路器件，在與輸出相關(guān)的電路中，具有權(quán)利要求1至12的穩(wěn)流通道的所述電路元件。
17.一種穩(wěn)流半導(dǎo)體集成電路器件和半導(dǎo)體集成電路器件的制造方法，包括以下步驟測(cè)量電流值;進(jìn)行計(jì)算操作;在所述過(guò)多部分中確定待選擇的過(guò)多部分;利用激光等對(duì)未選擇的過(guò)多電路進(jìn)行電絕緣處理。
全文摘要
一種低成本CRD(穩(wěn)流二極管)，產(chǎn)生的電流值波動(dòng)較小，且有較小的芯片尺寸。用于半導(dǎo)體集成電路器件的CRD由耗盡型N溝道MOS晶體管構(gòu)成，該晶體管中柵、源與基片電氣連接。柵絕緣膜小于500埃，柵的溝道長(zhǎng)度(L長(zhǎng)度)大小8μm。該CRD包括具有與IP對(duì)應(yīng)的第一W寬度的溝道的漏區(qū)，對(duì)期望的IP是不足夠的，還具有第二W寬度的第二漏區(qū)，在該漏區(qū)中存在多種溝道的W寬度，對(duì)這些溝道寬度按需要進(jìn)行選擇使其與第一漏區(qū)并聯(lián)連接。
文檔編號(hào)H01L27/08GK1105783SQ9411789
公開(kāi)日1995年7月26日 申請(qǐng)日期1994年9月29日 優(yōu)先權(quán)日1993年9月29日
發(fā)明者齊藤豐, 小山內(nèi)潤(rùn), 小島芳和, 石井和敏 申請(qǐng)人:精工電子工業(yè)株式會(huì)社