專利名稱：外延向上生長方法和器件的制作方法
這是93/04/30所提出專利申請流水號第08/056004號部分的繼續(xù)申請。以下諸專利申請包含有涉及本專利的主題，并轉(zhuǎn)讓予本專利申請的受讓人92/04/30提出的美國專利申請流水號07/876，252;93/03/24提出的08/036，584;93/04/30提出的08/056，682;93/04/30提出的08/055，421;93/04/30提出的08/056，681;以及同時提出的專利申請流水號第_。
本發(fā)明涉及電子半導(dǎo)體器件和電路，尤其涉及到外延向上生長的制造方法和由此制造的器件。
各種半導(dǎo)體工藝流程均含有在襯底上形成外延層。這樣一些外延層可以提供摻雜濃度的改變，較襯底更佳的晶體，甚或改變材料，諸如異質(zhì)結(jié)器件用砷化鎵(GaAs)襯底上的鋁鎵砷化物(AlXG1-xAs)外延層。在｛100｝取向的GaAs襯底上由金屬有機化學(xué)氣相沉積(MOCVD)的外延層生長，當(dāng)在｛100｝方向傾斜2°時可獲得較為光滑的表面，而工業(yè)標(biāo)準(zhǔn)GaAs園片具有這樣一種取向傾斜。這種傾斜提供一略呈平臺狀的表面(平臺寬度為100-200 數(shù)量級)，后者顯然使光滑的外延層生長得以確保。
某些工藝流程包含有非平面結(jié)構(gòu)的外延向上生長，特別是硅雙極晶體管工藝常具有通過摻雜區(qū)外延向上生長形成的隱埋層，而此摻雜區(qū)則借助氧化推進操作下陷的襯底表面之下。但更為重要的是，異質(zhì)結(jié)雙極晶體管(HBT)和自對準(zhǔn)結(jié)構(gòu)(SAS)激光器可在GaAs的臺階上用外延生長加以制造，參見Plamton等的“用MOCVD向上生長制造具有漸變基極的平面AlGaAs/GaAs HBT”，37IEEETrans.Elec，Dev，118(1990)(在P-GaAs基極臺面上生長HBT的n-AlxGal-xAs發(fā)射極)，和Noda等的“GaAs/AlAs超晶格緩沖層對GaAs/AlGaAs自對準(zhǔn)結(jié)構(gòu)激光器用選擇區(qū)再生長的影響”，47Appl.Phys.Lett.1205(1985)(在SAS激光器用n-GaAs反制導(dǎo)臺面上分子束外延生長P-AlxGal-xAs)。然而，這樣一種在臺階結(jié)構(gòu)上的外延向上生長遇到包括為增進器件性能而尋找生長條件在內(nèi)的一些問題。
本發(fā)明提供隱埋的摻雜區(qū)(諸如VFET的柵結(jié)構(gòu))，方法是借助局部斷開結(jié)構(gòu)(諸如柵指和連接導(dǎo)軌)的外延向上生長來隱埋該區(qū)，接著借助摻雜將這些局部斷開的結(jié)構(gòu)連接在一起。這使側(cè)向生長的晶面取向改變以便重新引導(dǎo)缺陷的蔓延。
為清楚起見簡介如下諸示意圖。


圖1a-c為第一最佳實施例中垂直場效應(yīng)晶體管的透視圖，上剖面圖和平面圖。
圖2a-c示出第一最佳實施例的電學(xué)特性和性能。
圖3a-d說明第一最佳實施例的應(yīng)用。
圖4a-m示出第一最佳實施例的制造方法。
圖5a-c為半導(dǎo)體襯底的平面圖，說明第一最佳實施例制造方法的一個步驟。
圖6a-b表示有取向的襯底和外延生長。
圖7以剖面圖說明第二最佳實施例。
圖8a-b示出第二最佳實施例的等電位線。
圖9a-b表示第二最佳實施例的電學(xué)特性。
圖10為第三最佳實施例的上剖面圖。
圖11為第四最佳實施例的透視圖。
圖12以剖面圖說明第五最佳實施例。
圖13以剖面圖示出第六最佳實施例。
圖14-16示出把二極管和垂直場效應(yīng)晶體管集成在一起的最佳實施例。
第一最佳實施例VFET圖1a用透視圖示出第一最佳實施例垂直場效應(yīng)晶體管(VFET)，它通常以參考號100表示，由砷化鎵(GaAs)作成，且包含有n摻雜源102，以平行指形式出現(xiàn)的pt摻雜柵104，而在連續(xù)的諸柵指之間具有n摻雜的溝道區(qū)106以及n摻雜漏108，后者含有漂移區(qū)。圖1b以上剖面圖示出VFET，同時也示出源接觸112，借助摻雜通道P+區(qū)115而與柵104相連的金屬柵接觸114以及底部漏接觸118。圖1C啟發(fā)性地示出一平面圖;并指出平行柵指和溝道陣列可重復(fù)以便在增加總的柵寬和溝逆寬度的同時，保持低的柵電阻，因為柵金屬圍繞每一重復(fù)的單元150。另一種做法是，漏接觸可依照垂直雙極晶體管結(jié)構(gòu)中的集電極那樣作在頂部表面;這將同樣允許采用高阻襯底，并與其他器件集成在一起而無需公共的漏。注意為清楚起見，圖1b-c只示出相鄰平行P+區(qū)115之間七個溝道區(qū)106;較為典型的是，在相鄰平行P+區(qū)之間將具有大約100-200個溝道區(qū)，而由P+115包圍的總的矩形面積大小將是100μm×200μm。采用搭接在整個P+區(qū)115的金屬柵接觸114使柵電阻降低以供高頻運行。
VFET100具有平行結(jié)型場效應(yīng)晶體管(JFET)的結(jié)構(gòu)，其電流垂直于圖1a-b流動。當(dāng)以正電壓VDS施加于漏至源時，多數(shù)載流子電子從源102經(jīng)溝道區(qū)106流向漏108，而施加于柵104的電壓VGS(p-n結(jié)的反向偏置)，則通過調(diào)制溝道區(qū)106中的載流子濃度，使此流動得以控制。柵長度相等于溝道長度加上相關(guān)的p-n結(jié)耗盡區(qū)，為圖1b中所示的垂直距離。溝道開口如圖1b所示為相鄰柵指間的距離。VFET100具有0.3μm的溝道長度和0.5μm的溝道開口，和3×1016原子/cm3的溝道摻雜濃度。
圖2a說明VFET100的電學(xué)性能。對VGS＝o，由柵104和溝道106所形成p-n結(jié)的耗盡區(qū)約為溝道106的一半，而對小的VDS，漏電流ID正比于VDS，并流經(jīng)溝道106未被耗盡的中心部分。比值ID/VDS稱作導(dǎo)通電阻Ron，并取決于溝道材料、幾何形狀、摻雜濃度，襯底電阻率以及接觸電阻。對于VFET100，溝道材料電阻率略等于25μohm·cm2，而對整個VFET而言，約為50-100μohm·cm2。
隨著VGS變?yōu)樨?fù)值并增大，中性的中心溝道部分由于柵-溝道結(jié)的反偏置而被挾斷，漏電流因而截止。這代表標(biāo)準(zhǔn)的垂直JFET的類三極管運行。功率開關(guān)應(yīng)用僅使用VFET100的導(dǎo)通和截止?fàn)顟B(tài)。VGS＝o(或取VGS為正，給柵溝道結(jié)正向偏置以供電流注入)將使VFET100導(dǎo)通而ID將很大，VDS則很小;相反當(dāng)VGS大(負(fù)值)時，將使VFET100截止，ID將是泄漏電流，而VDS則將很大。因此通常將不采用JFET類五極管運行下的飽和電流狀態(tài)。
取VGS＝-2V，柵-溝道結(jié)耗盡區(qū)充滿溝道106，而這就僅讓泄漏的漏電流流過直至VDS達(dá)到某一最小值(阻塞電壓)。超過此阻塞電壓進一步增加VDS，導(dǎo)致漏電流的快速增加。該漏電流對VDS遵循一空間電荷限止的依賴關(guān)系，因而VFET100顯示出類三極管的運行特性。增加｜VGS｜則使阻塞電壓增大，而阻塞電壓對｜VGS｜的比值則為DC阻塞增益。對VDS在5～50V范圍內(nèi)，VFET100具有約3～20的DC阻塞增益。增高的阻塞電壓需要長的柵和大的開口溝道(大的溝長對開口的比值)以及低的溝道摻雜濃度以便限止VDS對溝道耗盡區(qū)的影響，并防止空間電荷限止電流。同樣，高的阻塞電壓需大的、具有低摻雜濃度的漏(漂移區(qū))以支持大的電位降而不致雪崩擊穿。圖2b-c分別啟發(fā)性地說明，在VGS＝-3V而VDS相應(yīng)低于和高于阻塞電壓兩種情況下溝道載流子濃度作為未耗盡溝道載流子濃度的百分?jǐn)?shù)圖。
VFET應(yīng)用
VFET借助高的柵區(qū)摻雜濃度和低的溝道摻雜濃度，外加小尺寸的柵使之具有低的柵電容和低的柵電阻而提供高頻開關(guān)方面的應(yīng)用。圖3a啟發(fā)性地示出多個VFET100，其漏全部連至+5V電源電壓VDD，其源連至各個器件301，302……310，而其柵則由控制器320驅(qū)動。這樣控制器320控制接至每個器件301，302……310的電源。由于VFET100需一負(fù)的柵壓情況截止，控制器320具備提供-3V電壓的電荷泵330?？刂破?20和電荷泵330兩者均可為CMOS電路。圖3a的電路配置可被用于諸如便攜式計算機之類的干電池供電系統(tǒng)，其中器件301、302……310將為如下這樣一些項目硬盤驅(qū)動、鍵盤、顯示屏、CPU、調(diào)制解調(diào)器等等，均具有受控控制軟件，并中斷驅(qū)動以關(guān)閉所有不在用的項目，但當(dāng)需要時又要迅速開通的項目。這樣的電源管理將延長供操作便攜式計算機用的干電池的充電壽命，而低電壓水平(例如低至3.3V甚或1.5V)則需低的RON，加上高的CPU頻率(50MHz)則需要快的電源開關(guān)特性。
圖3b示出一最佳實施例開關(guān)穩(wěn)壓器，它包括P溝道FET340，由電感器342和電容器344制成的低通濾波器;續(xù)流二極管346，VFET100，以及脈沖寬度調(diào)制器(PWM)和控制器348。該穩(wěn)壓器具有“補償”功能(“Buck”topolpgy)，其操作基本如下?？刂破?48以一固定的頻率(例如100KHz)開關(guān)FET340，并感應(yīng)輸出電壓以控制FET340開關(guān)的占空比;這種反饋可調(diào)整輸出的DC電壓。低通濾波器將來自FET340的方法進行濾波以獲得無紋波的DC輸出。控制器348包含一電荷泵以產(chǎn)生供VFET100用的負(fù)柵壓，并當(dāng)FET340截止時使VFET100導(dǎo)通;這樣VFET100提供到地的低阻通道，并防止FET340的輸出端在FET340截止時開關(guān)周期期間變負(fù)。續(xù)流二極管346與VFET100并聯(lián)，并提供同樣的作用，但續(xù)流二極管346將引起二極管壓降，且當(dāng)VFET100沒有時平均輸出直流電流將流經(jīng)此二極管而導(dǎo)致功率損失。VFET100為平均直流電流提供較低的電阻通道，并消除二極管壓降及其附帶的功率損失。
圖3C說明一熟知的包含一整流用肖脫基二極管350的DC-DC轉(zhuǎn)換器。該轉(zhuǎn)換器的運行方式的某種程度上相同于圖3b的穩(wěn)壓器脈沖寬度調(diào)制器使n溝FET352開和關(guān)，而變壓器354使產(chǎn)生的方波電壓階躍上升(或下降)。由電感356和電容358制成的低通濾波器使整流過的方波濾波，而續(xù)流二極管359則阻止濾波器輸入端過負(fù)。圖3d示出一最佳實施例中由VFET360同步整流的DC-DC轉(zhuǎn)換器，而VFET360則由驅(qū)動器361驅(qū)動以便與FET362的開和關(guān)同步;該轉(zhuǎn)換器也具有和續(xù)流二極管369并聯(lián)的VFET1370。圖3d的轉(zhuǎn)換器類似圖3C的，只是用同步VFET360來代替整流二極管350以避免二極管壓降及其附帶的功率損失;同時也具有VFET370以提供和續(xù)流二極管369(類似二極管359)平行的低阻通道，并避免在二極管上的功率損失。
第一最佳實施例的制造方法低壓運行(對-3V柵-源偏置的阻塞電壓為20V)用VFET100制造方法的最佳實施例采用一低電阻率襯底和背面漏接觸，并包含以下諸步驟(a)以25mil原(100)取向(至±0.5°)的GaAs圓片開始，n++摻雜用硅，其濃度約為2-4×1018原子/cm3。該襯底具有準(zhǔn)確的(100)取向，且正如通常所作的那樣，并不具備偏離(100)2°的傾斜取向，以確保較為光滑的外延層生長。借助金屬有機化學(xué)氣相沉積(MOCVD)外延生長以下諸GaAs層厚度摻雜類型原子濃度1.0μm n++2×1018/31.0μm n-3×1016/cm30.3μm P++1×1020/cm3
MOCVD采用三甲基鎵(或諸如三乙基鎵之類的等同物)和砷(或諸如三丁烯砷之類等同物或三甲基砷)，外加作n型摻雜的二硅烷(或等同物)和作P型摻雜的CCl4(或等同物)。參見圖4a上剖面圖，上面有襯底402，n++外延層402，n-外延層406以及P++柵層408。
(b)旋涂光刻膠，并光刻限定每個單元中200根柵指409，然后利用刻有圖案的光刻膠作腐蝕掩模，用電子回旋共振(ECR)氯基等離子體進行腐蝕，之后除去刻有圖案的光刻膠。參見圖4b上剖面圖(為清楚起見僅示出4根柵指)和圖4e相應(yīng)的平面圖，后者也包括另外3個單元的剖分。相鄰柵指409之間的溝道區(qū)類似一系列平行的槽，該槽在外延層408中的每個末端被一垂直槽相連。柵指長0.3μm(層408的厚度)，厚0.5μm和寬100μm，而相鄰柵指之間的溝道開口為0.5μm。一0.5μm左右的間隙將柵指與P++層408中的周圍區(qū)域相隔開，而單元之間P++層408的寬度在平行于柵指方向約為2μm，在垂直方向約為1μm。正如圖4b所建議那樣，n-方向約為1μm。正如圖4b所建議那樣，n-層406過腐蝕去掉約1μm。最佳實施例制造方法將柵的側(cè)壁對準(zhǔn)于特定的晶面;圖5a-b及其相隨的討論對此有詳細(xì)介紹。柵指厚度的最小值取決于層408的電阻率，而溝道開口的最大值則由最大阻塞電壓的柵偏壓和溝道區(qū)的摻雜濃度推導(dǎo)得出。一具有較高擊穿電壓型的VFET將采用溝道開口1.5μm，n-摻雜濃度1×1016cm-3。較大溝長(P++層408的厚度)將使阻塞電壓增至擊穿極限。溝長可在0.1μm至大于1μm之間波動。注意柵指間局部溝槽也可被看作為在基面上的柵指臺墊(Pedestal)。圖4e-f示出產(chǎn)生柵墊的設(shè)計圖，因為每一柵指均具有一懸空的固定末端。柵墊末端被其后的P+注入從電學(xué)上加以連接。若柵指直接連至P++層408的剩余部分，則所腐蝕的溝區(qū)看起來象個槽而非柵墊的邊緣。
(c)外延生長n-GaAs層以填滿柵指之間和周圍的空間(溝道區(qū)410)，并繼續(xù)生長以形成柵指409上1.0μm厚的源412。柵指之間和周圍的空間通過從底部空間(層406)和垂直側(cè)壁兩者的生長進行充填。當(dāng)然，在此充填期間，從層408頂部的生長同樣發(fā)生，但失去柵指的圖案;且在柵指409上生長大約0.5μm后由于圓片的向軸取向而使表面變得基本上是平的。外延層具有原位摻雜硅至3×1016-1×1017原子/cm3的濃度。參見圖4c。襯底402的取向缺少傾斜，影響到原始柵側(cè)壁和溝道區(qū)同新生長的充填用GaAs材料之間界面的質(zhì)量。下面圖6a-b及其相隨的認(rèn)論指出這種傾斜的影響。
(d)如圖4d所示，注入Be形成從被腐蝕的P++外延層408至外延層表面的P++連接420。圖4f示出該注入的平面圖;注入向溝道擴展約1μm，總的寬度在平行于柵指方向約為4μm，兩在垂直直于柵指的方向上則受止于P++層。(對于柵接觸可用臺面腐蝕至408來取代P+注入)。于是生長并刻蝕n++外延層422以便制作至n-源412的接觸。再加上金屬接觸，包封和封裝便完成適于低壓功率調(diào)整用的基本分立VFET。圖4d說明該基本結(jié)構(gòu)。源和漏用n+GaAs的金屬接觸可由諸如PdGeIn、AuGeNi、PdGe、TiPtAu(若層422為n++InGaAs)等之類合金制成，而P+用金屬接觸則可以是諸如AuZn、AuBe和AuMn之類合金。
圖4g～i以一平面圖和二上剖面圖來說明，步驟(c)中柵指409末端附近區(qū)域外延層生長的方向。圖4h-i分別為沿圖4g剖面線h-h和i-i的剖面。當(dāng)柵/溝道如此加以限定，俾使柵看起來象臺墊那樣(懸空的固定末端)，則外延層在此末端的向上生長是相當(dāng)光滑的。注意，柵指409由于光刻限止和腐蝕的各向異性，其末端略呈圓角，因而其上外延層進行生長的晶面在柵指末端是不相同的。這導(dǎo)致了缺陷和摻雜的不規(guī)則性，并隨外延層生長而蔓延，但僅指向?qū)?08;參見圖4g的虛線箭頭。圖4h-i啟發(fā)性地示出，生長期間依次連續(xù)的外延層表面和缺陷的蔓延。缺陷區(qū)落在步驟(d)的注入?yún)^(qū)以內(nèi)，因而處在溝道410和源區(qū)412之外。所以這些向上生長的缺陷并不影響VFET100的性能。
相反，圖4j以平面圖說明與P++層408剩余部分相連的柵指459，名義上為降低柵阻。當(dāng)柵/溝道如此加以限定，俾使溝道看起來象個槽(柵是連續(xù)的)，則外延層在末端處的向上生長存在缺陷和大的下沉。此時園角處的生長從待注入?yún)^(qū)向外擴展，并指向VFET的溝道;參見圖4j中的虛線箭頭。圖4k-l示出沿圖4j中k-k和l-l剖面線的上剖面圖。在圓角處產(chǎn)生的缺陷迅速蔓延進入溝道正如圖4l所說明的那樣，雖然在柵指上外延層生長的總厚度為1μm，但缺陷卻影響生長，且可導(dǎo)致在每一溝道上長達(dá)5μm的下沉。因此，為避免因這些缺陷引起的泄漏和性能退化，將不得不把被注入?yún)^(qū)域向每個單元擴展約3-5μm以便包圍該缺陷/下沉區(qū)域。這使導(dǎo)電溝道面積減小，因而增加這樣一類VFET的導(dǎo)通電阻RON。
圖4m說明這樣的事實，即合適的導(dǎo)向性生長也可僅用局部斷開的結(jié)構(gòu)加以取得。特別是可把圖4j中單個槽擴展成“T”形以便通過把缺陷導(dǎo)向基本上均被捕集至“T”形頂端來獲取避免缺陷蔓延進入該槽的取向。
柵取向圖5a以平面圖示出一標(biāo)準(zhǔn)(100)取向的GaAs圓片，并說明對〔010〕和〔001〕方向均呈45°取向的主要小平面MIF和次要小平面MAF以及代表(011)和(01-1)取向的介理面。諸如H2SO4∶H2O2∶H2O＝1∶8∶40一類各向?qū)缘臐穹ǜg并不優(yōu)先腐蝕(111)Ga面。這樣，經(jīng)受帶有矩形腐蝕掩模的各向?qū)詽裥愿g的GaAs圓片會導(dǎo)致一隆起的臺面，它具有如圖所示的表面取向。注意對厚外延層的良好生長，圓片表面取向通常與準(zhǔn)確的(100)呈2°傾斜。
當(dāng)柵層408具有作為平行于襯底402或者主小平面或者次小平面的延長區(qū)而形成的柵指409時(參見圖5b，其中柵指側(cè)壁垂直于該圖平面)，則由某離子體腐蝕得到的柵側(cè)壁是｛100｝面。這些面均為介理面，且為典型的取向。然而，對具有這種取向的柵指側(cè)壁，從其上原位摻雜的MOCVD生長與｛110｝或更高指數(shù)晶面生長期間的硅摻雜劑相結(jié)合，這會導(dǎo)致性能差的VFET，原因可能是由于硅(它是無定形摻雜劑)同樣起受主作用，并產(chǎn)生P型溝道摻雜，或者在｛110｝和更高指數(shù)晶面上生長所產(chǎn)生的結(jié)晶缺陷水平遠(yuǎn)大于在｛100｝面上生長時所產(chǎn)生的。這樣一種不合適摻雜或者緊靠柵的溝道部分高的缺陷水平使p-n結(jié)變差，或提供泄漏電流通道，并導(dǎo)致差的耗盡區(qū)控制和低的電壓增益(或低的DC阻塞電壓)。
最佳實施例中柵指側(cè)壁的(010)或(001)取向，正如圖5c所示，在｛100｝面生長期間原位硅摻雜劑和貫穿溝道區(qū)的施主摻雜得到結(jié)合。實際上側(cè)壁具有和原始襯底相同的取向。當(dāng)然，對于側(cè)壁，控制長表面取向在5°以內(nèi)可能由于腐蝕的不規(guī)則性而較困難，但靠近｛100｝將正好是一傾斜的｛100｝面，并得到與合適的施主硅摻雜劑結(jié)合在一起。
襯底傾斜圖6a以上剖面圖說明供外延生長用GaAs襯底，它具有原子級水平的平臺，其(100)取向的典型傾斜為2°。原子級水平的平臺有助于在平面表面上光滑的外延層生長，相反在未傾斜(100)表面上的外延層生長具有較不均勻的核，并產(chǎn)生輕微的波紋，其高度在外延層達(dá)1～2μm層為幾百A數(shù)量級。對準(zhǔn)確(100)取向的GaAs表面，其粗糙度隨外延層厚度增加至大約5μm時一直增大，然后出現(xiàn)飽和。注意2°的傾斜結(jié)合大約5.6A的晶胞單元尺寸，產(chǎn)生大約100-200 的平面寬度。
然而，對步驟(C)充填柵指間空間的外延層生長，應(yīng)避免2°傾斜。事實上已經(jīng)發(fā)現(xiàn)，在2°傾斜的表面上充填溝槽的外延層生長和向上生長的柵墊，會導(dǎo)致如圖6b以上剖面圖所說明的小晶面。特別是在具有0.5μm深，4μm寬的溝槽610和0.5μm高，4μm寬的柵墊620(兩者均具有如上節(jié)所述基本上為(100)取向的側(cè)壁)的襯底600上生長0.7μm厚的外延層630時更是如此，它導(dǎo)致溝槽610上的突起(ledge)612和柵墊620上的突起622。對表面取向矢量向(10-1)方向傾斜的(100)取向襯底，該突起同樣具有(10-1)的取向。VFET溝道區(qū)中突起的生長導(dǎo)致差的性能，其可能如側(cè)壁取向一節(jié)所述那樣，由于高指數(shù)晶面生長(生長于突起上)或結(jié)合進不適合的摻雜劑而造成的晶體缺陷所致。同樣，在外延層630上供其后對準(zhǔn)腐蝕掩模用的對準(zhǔn)標(biāo)記(溝槽或柵墊)發(fā)現(xiàn)由于該突起而產(chǎn)生移動，這使制造工藝復(fù)雜化。
因此，最佳實施例采用一準(zhǔn)確(100)取向(0.5°容限以內(nèi))的襯底以避免向上生長期間出現(xiàn)該突起。這使柵指間溝道的均勻充填和溝道中均勻的摻雜類型得以確保。最佳實施例使用不傾斜的(100)取向襯底，同樣使對準(zhǔn)標(biāo)記的移動得以避免。
第二最佳實施例VFET圖7以上剖面圖示出第二實施例VFET，它通常以參數(shù)號700表示，由GaAs制成，并包含有n摻雜的源702，P++/P-摻雜的柵層704，柵呈平行的指形，而在連續(xù)柵指之間則為n摻雜的溝道區(qū)706，含漂移區(qū)的n摻雜漏708，n+摻雜的源接觸710以及n+摻雜的漏接觸712。除包含有P++和P-交替摻雜的柵層704以外，VFET700和VFET100是相同的。VFET700具有以下尺寸柵和溝道區(qū)長0.4μm，柵指寬0.5μm，溝道區(qū)開口0.5μm，源長1μm和漏長1μm。源706、溝道706和漏708的n-摻雜濃度為3×1016硅原子/cm3左右。摻碳使柵704按如下變化，緊靠漏的一層為0.07μm。
厚度摻雜類型厚子濃度0.07μm P-1×1014/cm3
0.1μm P++1×1020/30.1μm P-1×1014/cm30.1μm P++1×1020/cm30.05μm P-1×1014/cm3碳摻雜劑在GaAs中具有十分低的擴散性，所以這樣的薄層可用MOCVD制作而不會因摻雜劑的擴散使該層消失，即使在退火(熱處理)時也是如此。
柵704沿其長度方向的分層便于在溝道區(qū)706中提供低電場和高電場兩者，前者當(dāng)無柵偏置施加時(所以導(dǎo)通電阻RON是低的)發(fā)生，后者當(dāng)柵上施以反偏置時發(fā)生，同時具有高的阻塞電壓和大約阻塞增益。圖8a-b啟發(fā)性地說明，當(dāng)柵偏置VGS為-2V時溝道中的等電位線，其中圖8a的漏-源電壓VDS剛好低于阻塞電壓1而圖8b的則剛好高于阻塞電壓。末端P-層使角電場強度降低以增加?xùn)?漏擊穿電壓，減少柵電容，而中間的P-層使溝道區(qū)中的等電位表面變平，并使高電場峰向漏端擴展。這種較平理的等電位確保較好的漏電位阻塞。當(dāng)然，中間的P-層為使制造簡化可以省卻而仍保持高的擊穿電壓?；蛘吣┒薖-層之一或二也可省卻而仍保持有平坦的等電位表面。
圖9a-b示出柵偏壓為-2v時的I-V特性，圖9a對應(yīng)圖7所示的VFET，而圖9b則對應(yīng)于相互交換過的源和漏。
柵704可包含更多的層，尤其是對較長的柵，以使等電位表面進一步變平，并改進阻塞電壓，但較長的柵使導(dǎo)通電阻RON增加。另外，柵層可用一n-層隔開，于是對柵層的單個接觸可得類五極管的VFET特性。
另外，可采用分層?xùn)哦鵁o需側(cè)壁取向或用一傾斜的襯底。最近沿柵長摻雜改變的柵可用于水平場效應(yīng)晶體管。對于這樣一種水平情況，隱埋柵區(qū)可以為一系列具有獨立摻雜濃度的亞區(qū)。
第三最佳實施例VFET圖10以上剖面圖示出第三實施例VFET，它通常以參考號1000表示，由GaAs制成，并包含有n摻雜的源1002，P+摻雜的，呈平行指形的柵1004，在連續(xù)柵指之間摻n的溝道區(qū)1006以及n摻雜的漏1008。VFET1000相對于源/漏摻雜濃而言不同于VFET100，特別是VFET1000具有如下較輕的漏摻雜區(qū)域摻雜類型原子濃度源 n-3×1016/3溝道 n-3×1016/cm3漏 n-1×1016/cm3漏1008較輕的摻雜導(dǎo)致較高的柵/襯底擊穿電壓，低的柵/襯底電容以及較高的阻塞電壓，后者因溝道耗盡區(qū)向漏擴展較深使溝道長度有效地增加所致。這也使漏電壓VDS的變化對柵阻塞的影響降低，因為在襯底一側(cè)積累的電荷較少。另外，0.8μm的溝道開口，配以1×1016/cm3的溝道摻雜濃度，在相同柵壓下和0.4μm的溝道開口，但配以3-4×1016/cm3的溝道摻雜濃度，具有大致相同的阻塞電壓;然而，具有較高溝道摻雜濃度的較小溝道開口會導(dǎo)致較低的導(dǎo)通電阻RON。因此溝道和漏摻雜濃度的不同產(chǎn)生具有較佳性能的VFET。在源側(cè)和漏側(cè)兩者的P+柵層1004也可具有P-層以使電容減至最小。
第四最佳實施例VFET第四最佳實施例VFET將VFET100的分層?xùn)?04與VFET1000的輕摻雜漏1002相結(jié)合。供低頻應(yīng)用的第四最佳實施例VFET可以具有如圖11中以透明圖所示的較為簡化的設(shè)計。圖11示出P+柵層1124，它由IC芯片角上單個摻雜通道1115連至柵接觸1114，而所有的溝道1106處于層1124上所形成的柵指1104之間。諸柵指在將近50μm見方的重復(fù)面積內(nèi)形成，該面積限止了柵指的寬和柵電阻。采用單個柵接觸1114使用于接觸分芯片面積減小，并允許待刻出柵指和溝道的柵層1124部分達(dá)到最大。
異質(zhì)結(jié)構(gòu)VFET和HBT圖12以上剖面圖示出第五最佳實施例VFET1000，它包含源1202，柵指1204，溝道1206以及漏1208。除柵指1204由0.3μm厚的P+GaAs亞層外加0.05μm厚P+Al0.3Ga0.7As亞層1225做成外，所有這些區(qū)均由GaAs作成。亞層1224的加入提供一從柵1204至漏1208的異質(zhì)結(jié)，從而增加?xùn)?漏擊穿電壓，并減少泄漏電流。
另一種變通做法是，柵1204可以全部為P+Al0.3Ga0.7As(0.3μm厚)或P+Al0.3Ga0.7As，配以薄的GaAs頂端亞層以便在n-GaAs向上生長時有助于形成源和溝道。Al0.3Ga0.7As柵也將與溝道形成異質(zhì)結(jié)，并降低柵-溝道結(jié)的泄漏電流。
VFET1200及其變種的制造如同VFET100一樣進行，外加P+Al0.3Ga0.7As的生長;形成柵指的等離子體腐蝕同樣腐蝕Al0.3Ga0.7。又，制造工藝得益于GaAs圓片準(zhǔn)確的(100)取向和柵指側(cè)壁的(010)和(001)取向。當(dāng)然，VFET1200可以具有象VFET700那樣的調(diào)制柵摻雜以及象VFET1000那樣的輕摻雜漏。
圖13以上剖面圖示出第六最佳實施例異質(zhì)結(jié)雙極晶體管(HBT)1300的一部分，它包含n+Al0.3Ga0.7As發(fā)射極1302，P+GaAs本征基極1304，P+非本征基極1306以及n-GaAs集電極1308。非本征基極1306具有類似VFET100的指形結(jié)構(gòu)，雖然指的數(shù)目可能少得多，但指的尺寸較大。特別是非本征基極1306可具有2×2μm的截面積以使基極電阻降至最少，相反本征基極1304可以具有0.1μm厚度和至相鄰的非本征基極指之間3μm的距離。
HBT1300的制造按VFET100的那些進行，但形成溝道和源的n-GaAs的向上生長代之以0.05μm厚P+GaAs(原位碳摻雜)的生長以形成本征基極。然后再生長0.5μm厚的n+Al0.3Ga0.7As(原位硅摻雜)以形成發(fā)射極。形成本征基極的P+GaAs向上生長得益于GaAs圓片準(zhǔn)確的(100)取向以避免任何突起的開始，而基極指側(cè)壁的(010)和(001)取向正好重復(fù)。n+Al0.3Ga0.7As的向上生長為n-GaAs所進行的那樣，得益于這些取向，原因在于圓片取向使突起形成和非本征基極指之間發(fā)射極的不均勻充填得以避免，而非本征基極側(cè)壁取向使n型發(fā)射極摻雜得以確保。注意硅摻雜劑在GaAs和Al0.3Ga0.7As中具有十分小的擴散性，因而采用鍺或錫來取代硅作n型摻雜以加重基極側(cè)壁的取向?qū)a(chǎn)生摻雜劑擴散的問題。
VFET的二極管集成圖3b和3d說明，VFET在穩(wěn)壓器和DC-DC轉(zhuǎn)換器中作為和續(xù)流二極管相關(guān)聯(lián)使用。前述VFET最佳實施例的進一步發(fā)展則把VFET和二極管結(jié)合在單個集成電路中，而這種VFET加上二極管的聯(lián)合可用于圖3b和3d中的電路或其它方面。的確，圖3b中電感器和電容器以及MOSFET均為分立器件，故將二極管346和VFET100集成制作在一起可減少另件數(shù)目，并使裝置簡化。而并聯(lián)二極管對VFET將是個緩沖器，并防止其過電壓。
圖14啟發(fā)性地從上剖面圖示出一將VFET1400和肖脫基二極管1450集成在一起的最佳實施例，它包含一在n++GaAs襯底1420上公共的n-GaAs層，后者為VFET漏1408至肖脫基二極管陰極1454之間提供電學(xué)連接?？砂裋FET源接觸1412和肖脫基金屬1452或用集成電路上金屬互連，或者每個均用鍵合絲壓至公共的封裝腳上而相互連在一起。
VFET1400具有和圖1bVFET100相同的結(jié)構(gòu)，而肖脫基二極管1450只是n-GaAs層上的Ti/Pt/Au。n-GaAs摻雜濃度和厚度決定擊穿特性，而金屬類型(對二極管1450為鈦)則決定肖脫基勢壘高度。若VFET1400為一帶有厚n-GaAs漏(層1408也被稱作漂移區(qū))的高擊穿器件，則肖脫基二極管1450也將為一高擊穿器件。三種器件的擊穿電壓將按比例增減，肖脫基二極管的擊穿電壓略高，因為肖脫基二極管是個金屬片(典型的面積由于可能有大的正向電流而堪與整個VFET總面積之半相比美)，而并非象VFET那樣的柵結(jié)構(gòu)。當(dāng)然，VFET的面積取決于所希望的導(dǎo)通電阻RON和電流處理能力。同樣肖脫基二極管具有n-陰極1454，其厚度相等于層1408的厚加上n-源層1402厚之總和。從理論上講，對平行板突變二極管而言，擊穿電壓隨摻雜濃度的-3/4冪和漏(漂移區(qū))厚的6/7冪而變化。
可將肖脫基二極管1450的制造合并結(jié)合進圖4a-l所示的工藝中，只要在肖脫基二極管1450的地方將P++1GaAs層作為腐蝕限定VFET1400溝道區(qū)的一部分加以腐蝕掉即行。于是在n-GaAs溝道/源外延層向上生長的同時形成肖脫基二極管1450陰極1454的上部之后，加上單獨的肖脫基金屬沉積以及諸如剝離一類額外的步驟，便可完成VFET外加肖脫基二極管的結(jié)構(gòu)。
圖15說明一在襯底1520上集成有GaAsVFET1500和肖脫基二極管1550的臺面隔離形式，它包含VFET的n-源1502，溝道1506，P+柵指1504，n-漏1508，連接?xùn)胖?504至柵接觸1514的P+摻雜通道1515，源接觸1512，漏和陰極接觸1522，肖脫基金屬1552，以及陰極1554。VFET和二極管的隔離可藉腐蝕去掉形成漏1508和陰極1554n-層的一部分來進行，該腐蝕產(chǎn)生VFET和二極管的臺面。VFET的臺面同肖脫基二極管的臺面之間的間隔可能在1-5μm數(shù)量級。
圖15的肖脫基二極管1550還說明一不同于圖14中二極管1450的陰極結(jié)構(gòu)，即形成VFET源1502的n-向上生長層并不延伸的形成陰極1554的一部分。這樣的諸如圖10VFET中源的摻雜中濃度較高情況下，這種較高摻雜的向上生長外延層將并不延伸至二極管的陰極，且有可能降低肖脫基二極管的擊穿電壓。這種陰極結(jié)構(gòu)可藉腐蝕去掉二極管處向上生長的外延層得到，或者借助向上生長外延層之前沉積氮化硅于二極管處獲得;外延層將不在氮化物上生長，而在向上生長過后將此氮化物去掉。
圖16示出一含有VFET1600和p-n二極管1650的集成電路。VFET1600具有前述VFET的結(jié)構(gòu)，并可以類似方法加以制造。二極管1650僅藉留下產(chǎn)生VFET柵指1604的P++1603于二極管所在處并延伸至二極管的P+層加以形成，此P+注入層供連接?xùn)胖?604至柵接觸1614的摻雜通道用，這將形成二極管的陽極1652。陰極接觸1653可如柵接觸1614那樣同時形成。這樣對二極管1650就無需額外的工藝步驟。
然而，諸如二極管1650一類p-n結(jié)二極管將具有大約1.2V的導(dǎo)通電壓，而諸如二極管1450或1550一類肖脫基二極管，其導(dǎo)通電壓將為0.7V左右。肖脫基二極管通常將被優(yōu)先采用。因為當(dāng)把它作為整流、續(xù)流或緩沖二極管應(yīng)用時，其功率損失較低。
同樣圖13中的HBT也可同二極管一起集成，其中二極管的陰極和HBT的收集極均在一公共的層內(nèi)?；鶚O和發(fā)射極的向上生長層類似制造圖15的結(jié)構(gòu)那樣加以腐蝕去掉。
改進和優(yōu)點最佳實施例可以多種形式加以改變，而同時卻保留著如下一種或多種特點，即在斷開的摻雜區(qū)上向上生長，接著通過引進摻雜劑來連接這些斷開區(qū)。
例如，各種元件的尺寸可以改變，VFET柵的幾何形狀可以改變，也可用其它Ⅲ-Ⅴ族材料，諸如GaP、InP、Gax.In1-xP、InxGa1-xAs、AlAs、AlxGa1-xAs等等均同樣具有如GaAs那樣的閃鋅礦晶體結(jié)構(gòu)和向上生長的特性。的確，細(xì)長槽(就溝道而言)的末端通常在端點垂直地擴展以具有平的末端，也即“I”變成“T”。這樣單個被隔離的槽仍將擴展，但將僅在類似圖4m的擴展槽那樣從其縱向側(cè)壁局部地斷開其末端側(cè)壁。GaAs可以是處于硅圓片上凹槽內(nèi)的材料島。用Be使斷開的隱埋柵相連接的P+摻雜可用或者注入或者擴散摻Zn來加以取代，此時柵接觸可以是諸如TiPtAu一類合金。其他Ⅱ族元素也可用作為摻雜元素(Be、Mg……ⅡA族，而Zn則為ⅡB族)。同樣金剛石和碳化硅是可能的VFET材料。
本發(fā)明具有一使反型摻雜結(jié)構(gòu)上的外延生長得以改進的技術(shù)優(yōu)點。方法是將結(jié)構(gòu)斷開成二個亞結(jié)構(gòu)，目的在于提供垂直的取向側(cè)壁以供生長的缺陷蔓延指向另一亞結(jié)構(gòu)，接著通過引進摻雜劑來連接這些亞結(jié)構(gòu)。
權(quán)利要求
1.一種制造隱埋摻雜區(qū)的方法，其特征在于包含有以下諸步驟(a)在半導(dǎo)體層上形成第一和第二結(jié)構(gòu)，所述半導(dǎo)體層為第一層電類，而所述第一和第二結(jié)構(gòu)在空間上是分開的，且每種都為和第一導(dǎo)電類型相反的第二導(dǎo)電類型；(b)在所述第一和第二結(jié)構(gòu)和所述的半導(dǎo)體層上形成外延層，所述外延層為有所述第一導(dǎo)電類型；以及(c)在所述外延層上形成所述第二層電類型的區(qū)域，所述區(qū)域連接所述的第一和第二結(jié)構(gòu)。
2.如權(quán)利要求1所述的方法，其特征在于(a)所述半導(dǎo)體層為n型GaAs;(b)所述第一和第二結(jié)構(gòu)是P型GaAs;以及(c)所述外延層是n型GaAs。
3.如權(quán)利要求1所述的方法，其特征在于(a)在權(quán)利要求1的步驟(c)中所述形成一區(qū)域采用離子注入法，而所述區(qū)域從所述外延層的表面擴展至所述的第一和第二結(jié)構(gòu)。
4.如權(quán)利要求1所述的方法，其特征在于(a)所述第二結(jié)構(gòu)具有邊緣呈球形的矩形棱柱體;(b)所述第一結(jié)構(gòu)具有平的側(cè)壁;以及(c)所述區(qū)域連接所述棱柱體的一末端至所述平的側(cè)壁。
5.如權(quán)利要求4所述的方法，其特征在于進一步包含以下步驟(a)在權(quán)利要求1的步驟(b)中形成所述外延層之前，在所述半導(dǎo)體層上形成第三、四、……N個結(jié)構(gòu)，N為大于2的正整數(shù)，所述第三、四……N個結(jié)構(gòu)的每個均為邊緣呈球形的矩形棱柱體，且平行于所述第二結(jié)構(gòu);以及(b)其中所述的區(qū)域連接每一所述第二、三……N個結(jié)構(gòu)至所述平的側(cè)壁。
6.如權(quán)利要求5所述的方法，其特征在于(a)所述形成的第一、二……N個結(jié)構(gòu)借助在所述第一導(dǎo)電類型的半導(dǎo)體層上沉積所述第二導(dǎo)電類型的第二外延層獲得;以及(b)去除所述第二外延層的一部分以產(chǎn)生所述的第一、二……N個結(jié)構(gòu)。
7.一種制造垂直場效應(yīng)晶體管的方法，其特征在于包含以下步驟(a)在第二導(dǎo)電類型的平面漏上形成多個第一導(dǎo)電類型的平行柵指;(b)在所述平面漏上和所述柵指末端的間隔處形成所述第一導(dǎo)電類型的連接結(jié)構(gòu);(c)在所述的柵指、連接結(jié)構(gòu)和平面漏上形成外延層，所述外延層形成介于每一相鄰的所述柵指間的溝道以及柵指上和所述溝道上的平面源;(d)對所述外延層中一連接所述柵指的末端至所述連接結(jié)構(gòu)的區(qū)域，使其導(dǎo)電類型從第一類型改變?yōu)榈诙愋汀?br> 8.如權(quán)利要求7所述的方法，其特征在于(a)在權(quán)利要求7的步驟中所述形成的柵指以及在權(quán)利要求7的步驟(b)中所述形成的連接結(jié)構(gòu)的同時借助沉積所述第二導(dǎo)電類型的第二外延層，接著去除所述第二外延層的部分以得到所述的柵指和連接結(jié)構(gòu)來進行。
9.如權(quán)利要求8所述的方法，其特征在于(a)所述平面漏電n型GaAs;(b)所述第二外延層是P型GaAs;以及(c)所述外延層是n型GaAs。
10.如權(quán)利要求9所述的方法，其特征在于(a)所述權(quán)利要求7中步驟(d)的改變導(dǎo)電類型是注入鈹。
11.如權(quán)利要求10所述的方法，其特征在于進一步包含步驟(a)沉積金屬接觸至所述的源、漏和區(qū)域，其中所述區(qū)域延伸通過所述的外延層。
12.一種垂直場效應(yīng)晶體管，其特征在于包含(a)多個穩(wěn)埋于第一導(dǎo)電類型半導(dǎo)體腔內(nèi)的平行柵指，所述第二導(dǎo)電類型的柵指和所述第一導(dǎo)電類型相反;(b)所述第二導(dǎo)電類型的連接結(jié)構(gòu)穩(wěn)埋于所述腔體，并從所述的柵指間隔開;以及(c)所述腔體的區(qū)域連接所述的柵指至所述的連接結(jié)構(gòu)，所述的區(qū)域含有所述第一和第二導(dǎo)電類型兩種摻雜劑，所述第二導(dǎo)電類型的摻雜劑濃度大于所述第一導(dǎo)電類型摻雜劑的。
13.如權(quán)利要求12所述的晶體管，其特征在于(a)所述柵指和所述連接結(jié)構(gòu)是P型GaAs;以及(b)所述腔體是n型GaAs。
14.如權(quán)利要求13所述的晶體管，其特征在于(a)所述柵指和所述連接結(jié)構(gòu)具有這樣的尺寸特征，即其從平面層上的形成借助去除所述平面層的部分加以表征。
15.如權(quán)利要求14所述的晶體管，其特征在于(a)所述腔體中第一導(dǎo)電類型的摻雜劑濃度在每一相鄰柵指間的部分要比在所述平面層一側(cè)和靠近該平面層的部分大。
16.如權(quán)利要求15所述的晶體管，其特征在于(a)一金屬接觸至所述腔體的所述部分，該腔體的所述部分在所述平面層的所述一側(cè);(b)一第二金屬接觸至所述腔體的第二部分，后者在所述平面層所述一側(cè)的相反一側(cè);以及(c)一第三金屬接觸至所述的區(qū)域，該區(qū)域延伸至所述腔體的表面。
全文摘要
一種垂直場效應(yīng)晶體管(100)和制造方法，其隱埋柵(104)具有間隔開的柵指和連接結(jié)構(gòu)，并同源和溝道外延層一起向上生長，接著通過摻雜連接此柵指和連接結(jié)構(gòu)。
文檔編號H01L27/06GK1112731SQ94117839
公開日1995年11月29日 申請日期1994年11月29日 優(yōu)先權(quán)日1993年11月29日
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