本發(fā)明是關(guān)于一種半導體結(jié)構(gòu)及其制造方法。本發(fā)明特別是關(guān)于一種其中提供給通道層不同類型的隔絕方式的半導體結(jié)構(gòu)、及其制造方法。

背景技術(shù)：

半導體元件逐漸地變得更密集且更小。隨著這股潮流，三維存儲器被發(fā)展出來。在典型的三維存儲器半導體結(jié)構(gòu)中，作為存儲器層的結(jié)構(gòu)也可能用于提供柵介電層給串行選擇線。因此，在存儲單元的寫入/擦除期間，用于串行選擇線的柵介電層也可能帶有電荷。如此一來，便需要額外的電路來控制用于串行選擇線的柵介電層的寫入/擦除。

技術(shù)實現(xiàn)要素：

在本發(fā)明中，提供二種隔絕方式。因此，能夠避免上述問題。

根據(jù)一些實施例，提供一種半導體結(jié)構(gòu)。此種半導體結(jié)構(gòu)包括一基板及形成于基板上的一疊層。疊層包括多個第一導電層和多個第一介電層，且這些第一導電層和這些第一介電層彼此交替疊層。此種半導體結(jié)構(gòu)還包括形成于疊層上的一第二導電層。此種半導體結(jié)構(gòu)還包括穿過第二導電層和疊層的多個開口。此種半導體結(jié)構(gòu)還包括分別形成于開口中的多個貫穿結(jié)構(gòu)。這些貫穿結(jié)構(gòu)分別包括一存儲器層、一柵介電層、一通道層、一介電材料、及一接墊。存儲器層和柵介電層形成于開口各者的側(cè)壁上。通道層形成于存儲器層和柵介電層上。通道層定義一空間。介電材料和接墊形成于通道層所定義的空間中，其中接墊的位置高于介電材料。通道層和疊層通過存儲器層隔絕，通道層和第二導電層通過柵介電層隔絕，且存儲器層和柵介電層具有不同組成。

根據(jù)一些實施例，提供一種半導體結(jié)構(gòu)的制造方法。此種半導體結(jié)構(gòu)的制造方法包括下列步驟。在一基板上形成一疊層，其中疊層包括多個第 一層和多個第二層，這些第一層和這些第二層彼此交替疊層。在疊層上形成一硬掩模。形成穿過硬掩模和疊層的多個開口。形成分別位于開口的側(cè)壁上的多個存儲器層。形成分別位于存儲器層上的多個通道層。在開口中填充一介電材料。形成分別位于開口中介電材料上的多個接墊。移除硬掩模。移除存儲器層延伸超出疊層的多個部分。形成分別位于通道層上的多個柵介電層。在疊層上形成一第二導電層。通道層和疊層通過存儲器層隔絕，通道層和第二導電層通過柵介電層隔絕，且存儲器層和柵介電層具有不同組成。

為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下：

附圖說明

圖1繪示根據(jù)實施例的一種半導體結(jié)構(gòu)。

圖2繪示根據(jù)實施例的另一種半導體結(jié)構(gòu)。

圖3a～圖3p繪示根據(jù)實施例的一種半導體結(jié)構(gòu)的制造方法。

圖4a～圖4o繪示根據(jù)實施例的另一種半導體結(jié)構(gòu)的制造方法。

【符號說明】

102：基板

104：疊層

106、106(b)：第一導電層

108、108(b)：第一介電層

110：第二導電層

112：開口

114：貫穿結(jié)構(gòu)

116：存儲器層

122：柵介電層

124：通道層

126：介電材料

128：接墊

130：第二介電層

132：第三導電層

134：連接件

136：襯層

216：存儲器層

224：通道層

302：基板

304：疊層

306：第一層

308、308(t)：第二層

310：硬掩模

312：開口

314：存儲器層

320：通道層

322：介電材料

324：接墊

326：柵介電層

328：第二導電層

330：第二介電層

332：貫穿孔

334：襯層

336：導電材料

338：連接件

340：第三導電層

402：基板

404：疊層

406：第一層

408：第二層

410：第二導電層

412：硬掩模

414：開口

416：存儲器層

422：通道層

424：介電材料

426：接墊

428：柵介電層

430：第二介電層

432：貫穿孔

434：襯層

436：導電材料

438：連接件

440：第三導電層

2101：串行選擇線

2102：接地選擇線

1181～1184：氧化物層

1201～1203：氮化物層

3140：存儲器層

3161～3164：氧化物層

3181～3183：氮化物層

3200：通道層

3220：介電材料

3240：導電材料

3260：氧化物層

4160：存儲器層

4181～4184：氧化物層

4201～4203：氮化物層

4220：通道層

4240：介電材料

4260：導電材料

4280：氧化物層

s：空間

具體實施方式

以下將參照所附圖式，對于各種不同的實施例進行更詳細的說明。為了清楚起見，是示例性地描述三維垂直柵極反及(nand)存儲器結(jié)構(gòu)。然而，根據(jù)實施例的半導體結(jié)構(gòu)并不受限于此。

須注意的是，為了清楚起見，圖式中的元件可能并未反映其實際上的尺寸。此外，在一些圖式中，可能省略一些未就其細節(jié)作討論的元件。

須注意的是，此處所用的表達方式只是為了敘述示例性的實施例而提供，并非欲用于限定本發(fā)明。舉例來說，除非文內(nèi)有另外指定，否則單數(shù)形態(tài)「一」和「該」也意欲包括多個形態(tài)。此外，包括在一種方法中的步驟并不需要依照特定的順序進行。在可能的情況下，一步驟可在另一步驟之前、之后、或同時進行。

可以預期的是，一實施例中的元件和特征也可能出現(xiàn)于其他實施例中，以達較佳的實施方式，而相同的描述內(nèi)容則就此省略。

請參照圖1，其提供根據(jù)實施例的一種半導體結(jié)構(gòu)。半導體結(jié)構(gòu)包括一基板102及一疊層104，疊層104形成于基板102上。疊層104包括多個第一導電層106和多個第一介電層108，且第一導電層106和第一介電層108彼此交替疊層。第一導電層106可由p型重摻雜多晶硅或金屬等材料形成。第一介電層108可由氧化物形成。半導體結(jié)構(gòu)還包括一第二導電層110，形成于疊層104上。第二導電層110可由p型或n型重摻雜多晶硅形成，典型地由n型重摻雜多晶硅形成。半導體結(jié)構(gòu)還包括多個開口112，穿過第二導電層110和疊層104。半導體結(jié)構(gòu)還包括多個貫穿結(jié)構(gòu)114，分別形成于開口112中。

貫穿結(jié)構(gòu)114分別包括一存儲器層116、一柵介電層122、一通道層124、一介電材料126、和一接墊128。存儲器層116和柵介電層122形成于開口112各者的側(cè)壁上。在一些實施例中，柵介電層122的位置高于存儲器層116。存儲器層116和柵介電層122具有不同組成。舉例來說，存儲器層116可具有氧化物/氮化物/氧化物(ono)結(jié)構(gòu)、氧化物/氮化物/氧化物/氮化物/氧化物(onono)結(jié)構(gòu)、氧化物/氮化物/氧化物/氮化物/氧化物/氮化物/氧化物(ononono)結(jié)構(gòu)、氮氧化硅(sion)/氮化硅(sin)/氧化物結(jié)構(gòu)、或任一其他適合的隧穿/捕捉/勢壘結(jié)構(gòu)。在圖1中，存儲器層116是 繪示成具有ononono結(jié)構(gòu)。亦即，存儲器層116包括氧化物層1181～1184和氮化物層1201～1203，其中氧化物層1181、氮化物層1201和氧化物層1182構(gòu)成隧穿結(jié)構(gòu)，氮化物層1202構(gòu)成捕捉結(jié)構(gòu)，氧化物層1183、氮化物層1203和氧化物層1184構(gòu)成勢壘結(jié)構(gòu)。柵介電層122可為由氧化物形成的層。通道層124形成于存儲器層116和柵介電層122上。通道層124可由未摻雜的多晶硅形成。通道層124定義一空間s，亦即開口112的殘留空間。介電材料126和接墊128形成于通道層124所定義的空間s中，其中接墊128的位置高于介電材料126。在一些實施例中，介電材料126的上表面的水平高度高于疊層104的上表面。介電材料126可為氧化物。接墊128可由n型重摻雜多晶硅形成。通道層124和疊層104通過存儲器層116隔絕(不論是空間中或者電性上)，通道層124和第二導電層110通過柵介電層122隔絕。在一些實施例中，通道層124和第二導電層110只通過柵介電層122隔絕。

根據(jù)一些實施例，底部的第一介電層108(b)可為氧化物埋層，底部的第一導電層106(b)可包括接地選擇線，且其他的第一導電層106可包括字線。對于存儲器結(jié)構(gòu)來說，存儲單元是定義在字線和通道層的交點處。此外，第二導電層110可包括串行選擇線，且貫穿結(jié)構(gòu)114中至少一者的通道層124和串行選擇線由貫穿結(jié)構(gòu)114中該至少一者的柵介電層122隔絕。

在一些實施例中，例如是在應用于環(huán)繞式柵極(gateall-around，gaa)類型的存儲器結(jié)構(gòu)的實施例中，開口112為孔洞。在這樣的情況下，整個底部的第一導電層106(b)可作為一接地選擇線，其他的第一導電層106可分別作為一字線，且整個第二導電層110可作為一串行選擇線。

在一些實施例中，例如是在應用于單柵極垂直通道(singlegateverticalchannel，sgvc)類型的存儲器結(jié)構(gòu)的實施例中，開口112為溝槽。疊層104和第二導電層110可都被溝槽分成多個平行部分。在這樣的情況下，底部的第一導電層106(b)包括多個接地選擇線，其他的第一導電層106分別包括多個字元線，且第二導電層110包括多個串行選擇線。

半導體結(jié)構(gòu)還可包括一第二介電層130、一第三導電層132、多個連接件134、和其他典型的元件(未繪示)。第二介電層130形成于第二導電層110上。第二介電層130可由氧化物形成。第三導電層132形成于第二 介電層130上。第三導電層132可由金屬形成。第三導電層132可包括多個字元線。連接件134各者將各位線連接至對應的接墊128。連接件134可分別包括一襯層136，以補償工藝中的覆蓋性偏差(overlayshift)。

請參照圖2，其提供根據(jù)實施例的另一種半導體結(jié)構(gòu)。在圖2所示的半導體結(jié)構(gòu)中，開口112為溝槽，且疊層104和第二導電層110二者都被溝槽分成多個平行部分。在圖2所示的半導體結(jié)構(gòu)中，位在一個溝槽中的存儲器層216和通道層224形成為u形，且第二導電層110包括位在該溝槽二側(cè)的一串行選擇線2101和一接地選擇線2102。貫穿結(jié)構(gòu)114中至少一者的通道層224和串行選擇線2101通過貫穿結(jié)構(gòu)114中該至少一者的柵介電層122隔絕。貫穿結(jié)構(gòu)114中至少一者的通道層224和接地選擇線2102通過貫穿結(jié)構(gòu)114中該至少一者的柵介電層122隔絕。圖2所示的半導體結(jié)構(gòu)的其他方面、特征、和細節(jié)，是類似于參照圖1所示的半導體結(jié)構(gòu)而描述者。

接下來將說明所述半導體結(jié)構(gòu)的制造方法。圖3a～圖3p繪示根據(jù)實施例的一種半導體結(jié)構(gòu)的制造方法。

請參照圖3a，提供一基板302。在基板302上形成一疊層304。疊層304包括多個第一層306和多個第二層308，且第一層306和第二層308彼此交替疊層。在一些實施例中，第一層306為第一導電層，第二層308為第一介電層。第一導電層可由p型重摻雜多晶硅形成，第一介電層可由氧化物形成。在一些實施例中，第一層306為犧牲層，第二層308為第一介電層。犧牲層可由氮化物形成，第一介電層可由氧化物形成。此外，在接下來的步驟中，特別是在形成所述貫穿結(jié)構(gòu)之后，將以一導電材料取代犧牲層。因此，能夠形成多個第一導電層，其中第一導電層和第一介電層彼此交替疊層。在本方法中，于第二層308是由氧化物形成的情況下，頂部的第二層308(t)的厚度大于其他的第二層308。

在疊層304上形成一硬掩模310。硬掩模310能夠作為接下來的化學機械平坦化(chemicalmechanicalplanarization，cmp)工藝中的停止層。硬掩模310可為由氮化硅形成的層?；蛘?，硬掩模310可包括一氮化硅層和一氧化物層。氮化硅層能夠避免具有高深寬比的線形疊層的倒塌或彎曲。在本方法中，在移除硬掩模310之后，可能包括至少一串行選擇線的第二導 電層可形成在相同于硬掩模310的位置。因此，硬掩模310的厚度可依想要的串行選擇線特性而定。

請參照圖3b，形成多個開口312，開口312穿過硬掩模310和疊層304。更具體地說，基板302可由開口312暴露出來。開口312可為孔洞或溝槽等型態(tài)。在開口312為孔洞的情況下，本方法能夠應用于環(huán)繞式柵極類型的存儲器結(jié)構(gòu)。而在開口312為溝槽的情況下，本方法能夠應用于單柵極垂直通道類型的存儲器結(jié)構(gòu)。此外，本方法能夠應用于源極在底部(bottomsource)類型的存儲器結(jié)構(gòu)。

之后，形成分別位于開口312的側(cè)壁上的多個存儲器層314。形成分別位于存儲器層314上的多個通道層320。在開口312中填充一介電材料322。形成分別位于開口312中介電材料322上的多個接墊324。

請參照圖3c，在硬掩模310上和開口312中共形地形成一存儲器層3140。這能夠通過沉積工藝來進行。存儲器層3140可具有ono結(jié)構(gòu)、onono結(jié)構(gòu)、ononono結(jié)構(gòu)、氮氧化硅/氮化硅/氧化物結(jié)構(gòu)、或任一其他適合的隧穿/捕捉/勢壘結(jié)構(gòu)。在圖3c中，存儲器層3140是繪示成具有ononono結(jié)構(gòu)。亦即，存儲器層3140包括氧化物層3161～3164和氮化物層3181～3183，其中氧化物層3161、氮化物層3181和氧化物層3162構(gòu)成隧穿結(jié)構(gòu)，氮化物層3182構(gòu)成捕捉結(jié)構(gòu)，氧化物層3163、氮化物層3183和氧化物層3164構(gòu)成勢壘結(jié)構(gòu)。在存儲器層3140上形成一通道層3200。通道層3200可由未摻雜的多晶硅通過沉積來形成。接著，在通道層3200上形成一介電材料3220，并將其填充至開口312的殘留空間中。這能夠通過沉積工藝來進行。介電材料3220可為氧化物。在一些實施例中，孔隙或間隙可形成在介電材料3220內(nèi)，并有利于減少二個相鄰通道層的耦接率(couplingrate)。

請參照圖3d，進行平坦化工藝，例如cmp工藝，以移除介電材料3220在通道層3200上的部份。接著，介電材料3220在開口312中的頂部部分也被移除，如圖3e所示。這能夠通過使用稀釋氫氟酸(dhf)或boe蝕刻液的浸漬(dip)工藝來進行。殘留在開口312各者中的介電材料322具有水平高度高于疊層304上表面的上表面。此外，介電材料322的上表面的水平高度可低于硬掩模310的上表面。

請參照圖3f，在通道層3200上形成一導電材料3240，并將其填充至開口312的殘留空間中，這例如是通過沉積來進行。導電材料3240可為n型重摻雜多晶硅。接著，如圖3g所示，進行平坦化工藝如cmp工藝，并停止于硬掩模310上。如此一來，存儲器層3140被分成分別形成于開口312的側(cè)壁上的多個存儲器層314。通道層3200被分成分別形成于存儲器層314上的多個通道層320。此外，多個接墊324分別形成于開口312中，于介電材料322上。

之后，移除硬掩模310和存儲器層314延伸超出疊層304的多個部分。更具體地說，移除存儲器層314延伸超出疊層304的部分的步驟可包括一氮化物移除步驟和一氧化物移除步驟，且移除硬掩模310的步驟和該氮化物移除步驟能夠同時進行。然而，本方法并不受限于此。

請參照圖3h，進行氮化物移除步驟，這例如是通過使用磷酸(h3po4)的浸漬工藝來進行。從而，能夠移除存儲器層314的氮化物層3181～3183延伸超出疊層304的部分。此外，由氮化硅形成的硬掩模310也能夠被移除。

請參照圖3i，進行氧化物移除步驟，這例如是通過使用dhf的浸漬工藝來進行。從而，能夠移除存儲器層314的氧化物層3161～3164存儲器層314延伸超出疊層304的部分。在存儲器層314包括氮氧化硅層的情況下，氮氧化硅層延伸超出疊層304的部分在氮化物移除步驟和氧化物移除步驟二者的過程中都能夠被部分地移除，并可在這二個步驟完成之后被徹底地移除。根據(jù)一些實施例，為了徹底地毀去存儲器層314延伸超出疊層304的部分，可交替重多個次的氮化物移除步驟和氧化物移除步驟。在一些實施例中，完全移除存儲器層314延伸超出疊層304的部分?；蛘撸鎯ζ鲗?14延伸超出疊層304的部分中殘留的氮化物層具有小于的厚度，較佳地小于或等于舉例來說，可殘留部分不會捕捉電荷的氧化物層3161、氮化物層3181和氧化物層3162，而并未背離實施例的范圍。

之后，形成多個柵介電層326，柵介電層326分別位于通道層320上。柵介電層可由氧化工藝形成。舉例來說，如圖3j所示，能夠進行硅材料的氧化工藝，例如熱氧化工藝或臨場蒸氣產(chǎn)生(insitusteamgeneration，issg)氧化工藝。因此，一氧化物層3260共形于通道層320和接墊324暴 露于疊層304之外的部分地形成。根據(jù)一些實施例，氧化物層3260可具有約的厚度。或者，可進行沉積工藝，而一氧化物層共形地形成在整個結(jié)構(gòu)上。氧化物層3260在通道層320上的部分作為柵介電層326。在一些實施例中，可以移除氧化物層3260的其他部分，例如形成在接墊324上的部份。

請參照圖3k，在形成柵介電層326之后，在疊層304上形成一第二導電層328。如此一來，通道層320和疊層304是通過存儲器層314隔絕，通道層320和第二導電層328則通過具有不同于存儲器層314的組成的柵介電層326隔絕。根據(jù)一些實施例，第二導電層328可由p型或n型重摻雜多晶硅形成，較佳地由n型重摻雜多晶硅形成。舉例來說，這能夠通過沉積工藝和隨后的cmp工藝來進行?；蛘?，金屬可用于形成第二導電層328。舉例來說，第二導電層328可具有鈦/氮化鈦(tin)/鎢結(jié)構(gòu)。此外，在一些實施例中，可對第二導電層328和接墊324進行自對準硅化工藝，以降低電阻。第二導電層328可包括串行選擇線。第二導電層328還可包括接地選擇線。

之后，可進行其他用于半導體結(jié)構(gòu)的制造方法的典型工藝。舉例來說，請參照圖3l，可在第二導電層328和接墊324上形成一第二介電層330，其作為層間介電質(zhì)。這能夠通過沉積工藝和隨后的cmp工藝來進行。第二介電層330可由氧化物形成。接著，如圖3m所示，形成對應接墊324的多個貫穿孔332。請參照圖3n，形成分別位于貫穿孔332側(cè)壁上的多個襯層334。這能夠通過沉積工藝和隨后的蝕刻工藝來進行。襯層334可由氧化物或氮化硅等材料形成。接著，如圖3o所示，在貫穿孔332中填充一導電材料336。這能夠通過化學氣相沉積(chemicalvapordeposition，cvd)工藝和隨后的cmp工藝來進行。導電材料336可包括鈦、氮化鈦、和鎢。如此一來，便形成多個包括襯層334和導電材料336的連接件338。它們用于提供接墊324和在接下來的步驟中形成的一第三導電層340之間的電性連接。請參照圖3p，在第二介電層330上形成第三導電層340。第三導電層340可由金屬形成。第三導電層340可包括多個字元線。在這樣的情況下，接墊324可為位線接墊，且通過連接件338連接至位線。

圖4a～圖4o繪示根據(jù)實施例的另一種半導體結(jié)構(gòu)的制造方法。

請參照圖4a，提供一基板402。在基板402上形成一疊層404。疊層404包括多個第一層406和多個第二層408，且第一層406和第二層408彼此交替疊層。在一些實施例中，第一層406為第一導電層，第二層408為第一介電層。第一導電層可由p型重摻雜多晶硅形成，第一介電層可由氧化物形成。在一些實施例中，第一層406為犧牲層，第二層408為第一介電層。犧牲層可由氮化物形成，第一介電層可由氧化物形成。此外，在接下來的步驟中，特別是在形成所述貫穿結(jié)構(gòu)之后，將以一導電材料取代犧牲層。因此，能夠形成多個第一導電層，其中第一導電層和第一介電層彼此交替疊層。

接著，在疊層404上形成一第二導電層410。第二導電層410可由p型或n型重摻雜多晶硅形成，較佳地由n型重摻雜多晶硅形成。第二導電層410能夠用于提供串行選擇線和接地選擇線(接地選擇線為選擇性提供)。

在形成第二導電層410之后，在第二導電層410上形成一硬掩模412。硬掩模412能夠作為接下來的cmp工藝中的停止層。硬掩模412可為由氮化硅形成的層。或者，硬掩模412可包括一氮化硅層和一氧化物層。氮化硅層能夠避免具有高深寬比的線形疊層的倒塌或彎曲。

請參照圖4b，形成多個開口414，開口414穿過硬掩模412、第二導電層410和疊層404。更具體地說，基板402可由開口414暴露出來。開口414可為孔洞或溝槽等型態(tài)。在開口414為孔洞的情況下，本方法能夠應用于環(huán)繞式柵極類型的存儲器結(jié)構(gòu)。而在開口414為溝槽的情況下，本方法能夠應用于單柵極垂直通道類型的存儲器結(jié)構(gòu)。此外，本方法能夠應用于源極在底部類型的存儲器結(jié)構(gòu)。

之后，形成分別位于開口414的側(cè)壁上的多個存儲器層416。形成分別位于存儲器層416上的多個通道層422。在開口414中填充一介電材料424。形成分別位于開口414中介電材料424上的多個接墊426。

請參照圖4c，在硬掩模412上和開口414中共形地形成一存儲器層4160。這能夠通過沉積工藝來進行。存儲器層4160可具有ono結(jié)構(gòu)、onono結(jié)構(gòu)、ononono結(jié)構(gòu)、氮氧化硅/氮化硅/氧化物結(jié)構(gòu)、或任一其他適合的隧穿/捕捉/勢壘結(jié)構(gòu)。在圖4c中，存儲器層4160是繪示成具有ononono結(jié)構(gòu)。亦即，存儲器層4160包括氧化物層4181～4184和氮 化物層4201～4203，其中氧化物層4181、氮化物層4201和氧化物層4182構(gòu)成隧穿結(jié)構(gòu)，氮化物層4202構(gòu)成捕捉結(jié)構(gòu)，氧化物層4183、氮化物層4203和氧化物層4184構(gòu)成勢壘結(jié)構(gòu)。在一些實施例中，例如應用于源極在底部類型的存儲器結(jié)構(gòu)的實施例中，移除存儲器層4160形成在開口414底部的部分，并暴露出基板402。接著，在存儲器層4160上形成一通道層4220。通道層4220可由未摻雜的多晶硅通過沉積來形成。接著，在通道層4220上形成一介電材料4240，并將其填充至開口414的殘留空間中。這能夠通過沉積工藝來進行。介電材料4240可為氧化物。在一些實施例中，孔隙或間隙可形成在介電材料4240，并有利于減少二個相鄰通道層的耦接率。

請參照圖4d，進行平坦化工藝，例如cmp工藝，以移除介電材料4240在通道層4220上的部份。接著，介電材料4240在開口414中的頂部部分也被移除，如圖4e所示。這能夠通過使用dhf或boe蝕刻液的浸漬工藝來進行。殘留在開口414各者中的介電材料424具有水平高度高于疊層404上表面的上表面。此外，介電材料424的上表面的水平高度可低于第二導電層410的上表面。

請參照圖4f，在通道層4220上形成一導電材料4260，并將其填充至開口414的殘留空間中，這例如是通過沉積來進行。導電材料4260可為n型重摻雜多晶硅。接著，如圖4g所示，進行平坦化工藝如cmp工藝，并停止于硬掩模412上。如此一來，存儲器層4160被分成分別形成于開口414的側(cè)壁上的多個存儲器層416。通道層4220被分成分別形成于存儲器層416上的多個通道層422。此外，多個接墊426分別形成于開口414中，于介電材料424上。

之后，移除硬掩模412和存儲器層416延伸超出疊層404的多個部分。更具體地說，移除存儲器層416延伸超出疊層404的部分的步驟可包括一氮化物移除步驟和一氧化物移除步驟，且移除硬掩模412的步驟和該氮化物移除步驟能夠同時進行。然而，本方法并不受限于此。

請參照圖4h，進行氮化物移除步驟，這例如是通過使用磷酸的浸漬工藝來進行。從而，能夠移除存儲器層416的氮化物層4201～4203延伸超出疊層404的部分。此外，由氮化硅形成的硬掩模412也能夠被移除。

請參照圖4i，進行氧化物移除步驟，這例如是通過使用dhf的浸漬工藝來進行。從而，能夠移除存儲器層416的氧化物層4181～4184延伸超出疊層404的部分。在存儲器層416包括氮氧化硅層的情況下，氮氧化硅層延伸超出疊層404的部分在氮化物移除步驟和氧化物移除步驟二者的過程中都能夠被部分地移除，并可在這二個步驟完成之后被徹底地移除。根據(jù)一些實施例，為了徹底地毀去存儲器層416延伸超出疊層404的部分，可交替重多個次的氮化物移除步驟和氧化物移除步驟。在一些實施例中，完全移除存儲器層416延伸超出疊層404的部分?；蛘?，存儲器層416延伸超出疊層404的部分中殘留的氮化物層具有小于的厚度，較佳地小于或等于舉例來說，可殘留部分不會捕捉電荷的氧化物層4181、氮化物層4201和氧化物層4182，而并未背離實施例的范圍。

之后，形成多個柵介電層428，柵介電層428分別位于通道層422上。這能夠通過氧化工藝(例如熱氧化工藝或issg氧化工藝)和隨后的沉積工藝來進行。因此，一氧化物層4280共形地形成在整個結(jié)構(gòu)上，如圖4j所示。由氧化工藝形成的氧化物層可具有約的厚度，并提供較佳的質(zhì)量給柵介電層428。然而，氧化物層4280可以只由沉積工藝形成。氧化物層4280在通道層422上的部分作為柵介電層428。在一些實施例中，可以移除氧化物層4280的其他部分。

由于存儲器層416和柵介電層428具有不同組成，通道層422能夠通過不同方式來與疊層404和第二導電層410隔絕。

之后，可進行其他用于半導體結(jié)構(gòu)的制造方法的典型工藝。舉例來說，請參照圖4k，可在第二導電層410和接墊426上形成一第二介電層430，其作為層間介電質(zhì)。這能夠通過沉積工藝和隨后的cmp工藝來進行。第二介電層430可由氧化物形成。接著，如圖4l所示，形成對應接墊426的多個貫穿孔432。請參照圖4m，形成分別位于貫穿孔432側(cè)壁上的多個襯層434。這能夠通過沉積工藝和隨后的蝕刻工藝來進行。襯層434可由氧化物或氮化硅等材料形成。接著，如圖4n所示，在貫穿孔432中填充一導電材料436。這能夠通過cvd工藝和隨后的cmp工藝來進行。導電材料436可包括鈦、氮化鈦、和鎢。如此一來，便形成多個包括襯層434和導電材料436的連接件438。它們用于提供接墊426和在接下來的步驟 中形成的一第三導電層440之間的電性連接。請參照圖4o，在第二介電層430上形成第三導電層440。第三導電層440可由金屬形成。第三導電層440可包括多個字元線。在這樣的情況下，接墊426可為位線接墊，且通過連接件438連接至位線。

總而言之，根據(jù)實施例，能夠提供二種方式來分離通道層和字線、和分離通道層和串行選擇線。因此，串行選擇線的控制將不會不利地受到例如存儲單元的控制的影響。因此，不需要額外的電路來控制用于串行選擇線的柵介電層的寫入/擦除。

綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視隨附的權(quán)利要求范圍所界定的為準。