本申請涉及存儲器技術(shù)領(lǐng)域，尤其涉及一種存儲器結(jié)構(gòu)及其制備方法，此外本申請還涉及一種存儲器的測試方法。

背景技術(shù)：

3dnand存儲器是革新性的半導(dǎo)體存儲技術(shù)，通過增加存儲疊層而非縮小器件二維尺寸實現(xiàn)存儲密度增長，從而拓寬了存儲技術(shù)的發(fā)展空間。

目前，3dnand存儲器的一種結(jié)構(gòu)為存儲陣列芯片和cmos芯片上下層疊形成。為了減少器件尺寸，通常在存儲陣列芯片的存儲陣列區(qū)域形成有穿過存儲區(qū)域的連接tac(througharraycontact)。電源和外圍信號都需要通過tac供到存儲陣列芯片上。

因此，tac性能的好壞對3dnand存儲器的性能有著重要的影響，所以，在3dnand存儲器封裝之前，實現(xiàn)對tac性能的測試至關(guān)重要。

技術(shù)實現(xiàn)要素：

為了在3dnand存儲器封裝之前，實現(xiàn)對tac性能的測試，本申請?zhí)峁┝艘环N存儲器構(gòu)及其制備方法，此外，基于本申請?zhí)峁┑拇鎯ζ鹘Y(jié)構(gòu)，本申請還提供了一種存儲器的測試方法。

為了達到上述發(fā)明目的，本申請采用了如下技術(shù)方案：

一種存儲器結(jié)構(gòu)，包括：

上下相對放置的存儲陣列芯片和cmos芯片，

其中，在所述存儲陣列芯片的存儲陣列區(qū)域形成有穿過所述存儲陣列區(qū)域的連接tac；

在所述存儲陣列芯片的正面形成有第一介電層，所述第一介電層內(nèi)形成有多個第一通孔；

在所述存儲陣列芯片的背面形成有多個導(dǎo)電凸塊；

所述cmos芯片的正面依次層疊形成有第一金屬圖案層和第二介電層，所述第二介電層內(nèi)形成有多個第二通孔；

所述第一介電層與所述第二介電層連接在一起；

其中，至少部分所述導(dǎo)電凸塊、所述tac、所述第一通孔、所述第二通孔以及所述第一金屬圖案層上的金屬圖案之間形成電連接，從而使多個tac通過所述導(dǎo)電凸塊、第一通孔和第二通孔以及第一金屬圖案層上的金屬圖案按照特定方式連接形成測試tac性能的測試結(jié)構(gòu)。

可選地，所述結(jié)構(gòu)還包括：

形成在所述cmos芯片正面和所述第一金屬圖案層之間的tac測試電路，所述tac測試電路與所述第一金屬圖案層之間形成電連接。

可選地，所述結(jié)構(gòu)還包括形成于所述存儲陣列芯片背面內(nèi)的通過硅片通道即tsv，所述導(dǎo)電凸塊與至少部分所述tac之間通過所述tsv之間形成電連接。

可選地，所述測試tac性能的測試結(jié)構(gòu)包括多個串聯(lián)連接的tac。

可選地，所述測試tac性能的測試結(jié)構(gòu)包括n個tac，所述多個tac從所述測試tac性能的結(jié)構(gòu)的一端到另一端依次分別為第1個tac，第2個tac，直至第n個tac，

其中，第奇數(shù)個tac并聯(lián)連接在一起，第偶數(shù)個tac并聯(lián)連接在一起，從而形成呈梳狀結(jié)構(gòu)的tac測試結(jié)構(gòu)；

其中，n為正整數(shù)。

一種存儲器結(jié)構(gòu)的制備方法，包括：

提供存儲陣列芯片和cmos芯片；

在所述存儲陣列芯片的存儲陣列區(qū)域形成穿過所述存儲陣列區(qū)域的連接tac；

在所述存儲陣列芯片的正面形成第一介電層；

在所述第一介電層內(nèi)形成多個第一通孔；

在所述存儲陣列芯片的背面形成多個導(dǎo)電凸塊；

在所述cmos芯片的正面依次層疊形成第一金屬圖案層和第二介電層；

在所述第二介電層內(nèi)形成多個第二通孔；

將所述第一介電層與所述第二介電層相對連接在一起，以使所述存儲陣列芯片和cmos芯片形成上下層疊結(jié)構(gòu)；

其中，至少部分所述導(dǎo)電凸塊、所述tac、所述第一通孔、所述第二通孔以及所述第一金屬圖案層上的金屬圖案之間形成電連接，從而使多個tac通過所述導(dǎo)電凸塊、第一通孔和第二通孔以及第一金屬圖案層上的金屬圖案按照特定方式連接形成測試tac性能的測試結(jié)構(gòu)。

可選地，所述在所述存儲陣列芯片的背面形成多個導(dǎo)電凸塊之前，還包括：

在所述存儲陣列芯片的背面內(nèi)形成多個通過硅片通道即tsv；所述導(dǎo)電凸塊和所述tac之間通過所述tsv形成電連接；

所述在所述存儲陣列芯片的背面形成多個導(dǎo)電凸塊，具體為：

在多個所述tsv之上形成多個導(dǎo)電凸塊。

可選地，在所述cmos芯片的正面形成第一金屬圖案層之前，還包括：

在所述cmos芯片的正面形成tac測試電路；

在所述cmos芯片的正面形成第一金屬圖案層具體為：

在所述tac測試電路之上形成第一金屬圖案層，所述第一金屬圖案層與所述tac測試電路之間形成電連接。

可選地，所述在所述存儲陣列芯片的背面形成多個導(dǎo)電凸塊，具體為：

在所述存儲陣列芯片的背面淀積一層金屬層；

對所述金屬層進行圖案化；

在圖案化后的金屬層上填充介電材料，形成第二金屬圖案層，所述第二金屬圖案層的金屬圖案為多個所述導(dǎo)電凸塊。

可選地，所述將所述第一介電層與所述第二介電層連接在一起，具體為：

通過異質(zhì)結(jié)鍵合的方式將所述第一介電層與所述第二介電層鍵合在一起。

一種存儲器的測試方法，所述測試方法基于上述任一實施方式所述的存儲器結(jié)構(gòu)，所述測試方法包括：

獲取用于測試tac性能的測試信號的輸入信號；

將所述輸入信號通過第一測試探針輸入到測試tac性能的測試結(jié)構(gòu)內(nèi)；

通過第二測試探針獲取所述用于測試tac性能的測試信號的輸出信號；

根據(jù)所述用于測試tac性能的測試信號的輸入信號、輸出信號以及測試tac性能的測試結(jié)構(gòu)計算tac性能。

與現(xiàn)有技術(shù)相比，本申請至少具有以下優(yōu)點：

通過以上技術(shù)方案可知，至少部分導(dǎo)電凸塊、tac、第一通孔、至少部分第二通孔以及第一金屬圖案層上的金屬圖案之間形成電連接，從而使多個tac通過所述導(dǎo)電凸塊、第一通孔和第二通孔以及第一金屬圖案層上的金屬圖案按照特定方式連接形成測試tac性能的測試結(jié)構(gòu)。

基于該測試tac性能的測試結(jié)構(gòu)，測試信號的輸入信號可以通過第一測試探針輸入到測試結(jié)構(gòu)內(nèi)部，然后，測試信號的輸出信號可以經(jīng)由第二測試探針輸出，最后根據(jù)該測試信號的輸入信號、輸出信號以及該測試tac性能的測試結(jié)構(gòu)計算得到tac的性能值，如此完成對tac性能的測試。

需要說明，本申請實施例提供的存儲器結(jié)構(gòu)可以為3dnand存儲器結(jié)構(gòu)。因此，根據(jù)本申請?zhí)峁┑拇鎯ζ鹘Y(jié)構(gòu)的測試方法能夠?qū)崿F(xiàn)在3dnand存儲器封裝之前對3dnand存儲器內(nèi)的tac的性能進行測試。

附圖說明

為了更清楚地說明本申請實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請中記載的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其它的附圖。

圖1為本申請?zhí)峁┑拇鎯ζ鹘Y(jié)構(gòu)示意圖；

圖2為本申請?zhí)峁┑臏y試tac電阻的tac結(jié)構(gòu)示意圖；

圖3為本申請?zhí)峁┑臏y試tac電容的tac測試結(jié)構(gòu)示意圖；

圖4為本申請?zhí)峁┑拇鎯ζ鹘Y(jié)構(gòu)的測試方法流程示意圖；

圖5為本申請?zhí)峁┑拇鎯ζ鹘Y(jié)構(gòu)的制備方法的流程示意圖；

圖6a至圖6j是本申請?zhí)峁┐鎯ζ鹘Y(jié)構(gòu)的制備方法的一系列制程對應(yīng)的結(jié)構(gòu)示意圖。

附圖標(biāo)記

10：存儲陣列芯片，11：tac，12：第一介電層，13：第一通孔，14：導(dǎo)電凸塊，15：tsv，16：字線位線連接；

20：cmos芯片，21：第一金屬圖案層，22：第二介電層，23：第二通孔；

201至204：tac，31至34：tac。

具體實施方式

為了使本技術(shù)領(lǐng)域的人員更好地理解本申請方案，下面將結(jié)合本申請實施例中的附圖，對本申請實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅是本申請一部分實施例，而不是全部的實施例?；诒旧暾堉械膶嵤├?，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本申請保護的范圍。

圖1是本申請?zhí)峁┑拇鎯ζ鹘Y(jié)構(gòu)示意圖。如圖1所示，該存儲器結(jié)構(gòu)包括：

上下相對放置的存儲陣列芯片10和cmos芯片20，

其中，在所述存儲陣列芯片10的存儲陣列區(qū)域形成有穿過所述存儲陣列區(qū)域的連接tac11；其中，形成在存儲陣列區(qū)域的tac一般為多個。

在所述存儲陣列芯片10的正面形成有第一介電層12，所述第一介電層12內(nèi)形成有多個第一通孔13；

在所述存儲陣列芯片10的背面形成有多個導(dǎo)電凸塊14；

所述cmos芯片20的正面依次層疊形成有第一金屬圖案層21和第二介電層22，所述第二介電層22內(nèi)形成有多個第二通孔23；

所述第一介電層12與所述第二介電層22連接在一起；所述第一通孔13與所述第二通孔23之間形成電連接。作為示例，第一介電層12與第二介電層22之間可以通過異質(zhì)結(jié)鍵合的方式鍵合在一起。所謂異質(zhì)結(jié)鍵合就是通過分子間作用力將第一介電層12和第二介電層22鍵合在一起。

在上述存儲器結(jié)構(gòu)中，至少部分多個導(dǎo)電凸塊14、所述tac11、所述第一通孔13、所述第二通孔23以及所述第一金屬圖案層21上的金屬圖案之間形成電連接，從而使多個tac11通過所述導(dǎo)電凸塊14、第一通孔13和第二通孔23以及第一金屬圖案層21上的金屬圖案按照特定方式連接形成測試tac性能的測試結(jié)構(gòu)。

需要說明，在對tac進行測試時，一般不需要對存儲陣列芯片10內(nèi)的所有tac都進行測試，而是從tac中抽出部分tac進行測試，而在需要進行測試的tac上電連接導(dǎo)電凸塊14即可，所以，導(dǎo)電凸塊14不需要與所有tac均形成電連接，其可以與部分tac11之間形成電連接。在測試tac性能時，測試該與導(dǎo)電凸塊14形成電連接的tac的性能。

作為本申請的一具體實施例，在存儲陣列區(qū)域形成tac時，tac不會貫穿存儲陣列區(qū)域的正背面，而是從存儲陣列區(qū)域的正面向存儲陣列區(qū)域貫穿一定深度，而在靠近存儲陣列區(qū)域背面區(qū)域沒有貫穿。在這種情況下，為了實現(xiàn)導(dǎo)電凸塊14與tac11的電連接，上述所述的存儲器結(jié)構(gòu)還可以包括形成于所述存儲陣列芯片10背面內(nèi)的通過硅片通道即tsv(throughsiliconvias)15，所述導(dǎo)電凸塊14與所述至少部分所述tac11之間通過所述tsv15之間形成電連接。采用tsv15結(jié)構(gòu)將導(dǎo)電凸塊14和tac11實現(xiàn)電連接的方式能夠節(jié)省更多的空間設(shè)置存儲單元，從而在達到相同存儲性能的存儲器時，有利于減小器件尺寸。

此外，作為本申請的另一具體實施例，為了更好地對tac性能進行測試，上述所述的存儲器結(jié)構(gòu)還可以包括：形成在所述cmos芯片20正面和所述第一金屬圖案層21之間的tac測試電路(圖1中未示出)，所述tac測試電路與所述第一金屬圖案層21之間形成電連接。

此外，在存儲陣列芯片10內(nèi)還設(shè)置有字線位線連接16，該字線位線連接16與第一通孔13電連接，如此，相互電連接的導(dǎo)電凸塊14、tac11、第一通孔13、第二通孔23、第一金屬圖案層21、另一第二通孔23、另一第一通孔13、字線位線連接15之間可以形成電信號通路。如此，由測試探針輸入的電信號，通過該電信號通路能夠達到存儲陣列芯片內(nèi)部，并經(jīng)另一條電信號通路輸出到探針。如此，通過該電信號通路能夠?qū)崿F(xiàn)對存儲陣列芯片10內(nèi)部結(jié)構(gòu)性能的測試。

作為示例，利用本申請實施例提供的結(jié)構(gòu)可以測試tac的電性能，例如tac的電阻和tac的電容。

需要說明，測試tac的電阻和電容時的tac測試結(jié)構(gòu)不同。而且，由于一個tac的電容或電阻一般較小，如果僅測試一個tac的電容或電阻，就會導(dǎo)致測量誤差較大，導(dǎo)致測量不準(zhǔn)確的問題。

因此，本申請實施例為了提高tac性能測量的準(zhǔn)確性，通過設(shè)置tac的結(jié)構(gòu)可以測量多個tac的性能，在測出多個tac的性能值后，將該多個tac的性能值求平均，得到的平均值即可認為是一個tac對應(yīng)的性能值。例如，設(shè)定tac結(jié)構(gòu)內(nèi)包括n個串聯(lián)的tac，由本申請實施例提供的結(jié)構(gòu)和測試方法測出的tac結(jié)構(gòu)的電阻為r，則一個tac的電阻為r/n，其中，n為正整數(shù)。

在本申請實施例中，測試tac電阻的tac結(jié)構(gòu)與測試tac電容的tac結(jié)構(gòu)不同。

其中，在測試tac電阻的tac結(jié)構(gòu)內(nèi)，多個tac11通過電連接的導(dǎo)電凸塊14、第一通孔13和第二通孔23以及第一金屬圖案層21上的金屬圖案形成串聯(lián)連接。即測試tac電阻的tac結(jié)構(gòu)包括多個串聯(lián)連接的tac。也可以認為測試tac電阻的tac結(jié)構(gòu)中的多個tac形狀呈蜷曲狀即serpentine結(jié)構(gòu)。圖2示出了本申請實施例提供的測試tac電阻的tac結(jié)構(gòu)示意圖。圖2示出了4個串聯(lián)的tac，其分別標(biāo)記為201、202、203和204。在圖2中僅標(biāo)記出tac結(jié)構(gòu)，與其電連接的導(dǎo)電凸塊14、第一通孔13和第二通孔23以及第一金屬圖案層21在圖2中沒有標(biāo)出。但是根據(jù)上述對存儲器結(jié)構(gòu)的描述，應(yīng)當(dāng)理解為該4個tac通過與其電連接的導(dǎo)電凸塊14、第一通孔13和第二通孔23以及第一金屬圖案層21實現(xiàn)串聯(lián)。

當(dāng)需要對圖2所示的tac測試結(jié)構(gòu)中的tac電阻進行測試時，將兩根測試探針分別插入到tac201和tac204對應(yīng)的導(dǎo)電凸塊上。

在本申請實施例中，測試tac電容的tac測連接的梳狀結(jié)構(gòu)。其中tac的排序是根據(jù)tac的位置從tac測試結(jié)構(gòu)的一端到另一端依次排序。具體地說，設(shè)定測試tac性能的測試結(jié)構(gòu)包括n個tac，所述多個tac從所述測試tac性能的結(jié)構(gòu)的一端到另一端依次分別為第1個tac，第2個tac，直至第n個tac，其中，第奇數(shù)個tac并聯(lián)連接在一起，第偶數(shù)個tac并聯(lián)連接在一起，從而形成呈梳狀結(jié)構(gòu)的tac；其中，n為正整數(shù)。

作為示例，圖3示出了本申請實施例提供的測試tac電容的tac測試結(jié)構(gòu)示意圖。如圖3所示，該tac結(jié)構(gòu)包括4個tac，其從左到右依次分別為第1個tac31、第2個tac32、第3個tac33和第4個tac34。

其中，第1個tac31與第3個tac33之間通過第一通孔13、第二通孔23和第一金屬圖案層21的一金屬圖案并聯(lián)連接，第2個tac32與第4個tac34之間通過另一第一通孔、13另一第二通孔23和第一金屬圖案層21的另一金屬圖案并聯(lián)連接。

當(dāng)需要對圖3所示的tac結(jié)構(gòu)中的tac電容進行測試時，需要將兩根測試探針分別插入到tac31和tac34對應(yīng)的導(dǎo)電凸塊上。

以上為本申請實施例提供的存儲器結(jié)構(gòu)的具體實施方式。需要說明，本申請實施例提供的存儲器結(jié)構(gòu)可以為3dnand存儲器結(jié)構(gòu)。

利用上述實施例提供的存儲器結(jié)構(gòu)，可以對存儲器的tac性能進行測試。具體測試方法可以如圖4所示的測試方法流程圖，其包括以下步驟：

s41、獲取用于測試tac性能的測試信號的輸入信號。

s42、將所述輸入信號通過第一測試探針輸入到測試tac性能的測試結(jié)構(gòu)內(nèi)：

需要說明，在測試tac性能時，測試tac性能的測試結(jié)構(gòu)的首尾兩端分別作為測試信號的輸入端和輸出端。

如此，將第一測試探針插入到位于測試tac性能的測試結(jié)構(gòu)的一端的tac對應(yīng)的導(dǎo)電凸塊14上，如此，測試信號經(jīng)過第一測試探針即可將測試信號的輸入信號輸入到測試tac性能的測試結(jié)構(gòu)內(nèi)。

s43、通過第二測試探針獲取所述用于測試tac性能的測試信號的輸出信號：

具體為將第二測試探針插入到位于測試tac性能的測試結(jié)構(gòu)的另一端的tac對應(yīng)的導(dǎo)電凸塊14上，如此，通過第二測試探針即可獲取到從tac測試結(jié)構(gòu)輸出的用于測試tac性能的測試信號的輸出信號。

s44、根據(jù)所述用于測試tac性能的測試信號的輸入信號、輸出信號以及測試tac性能的測試結(jié)構(gòu)計算tac性能。

以上本申請實施例提供的存儲器結(jié)構(gòu)及測試方法的具體實施方式。通過以上實施例可知，形成在存儲陣列區(qū)域的多個tac能夠通過電連接的導(dǎo)電凸塊、第一通孔和第二通孔以及第一金屬圖案層按照特定方式連接形成測試tac性能的結(jié)構(gòu)。

基于該測試tac性能的測試結(jié)構(gòu)，測試信號的輸入信號可以通過第一測試探針輸入到測試結(jié)構(gòu)內(nèi)部，然后，測試信號的輸出信號可以經(jīng)由第二測試探針輸出，最后根據(jù)該測試信號的輸入信號、輸出信號以及該測試tac性能的測試結(jié)構(gòu)計算得到tac的性能值，如此完成對tac性能的測試。

因此，根據(jù)本申請?zhí)峁┑拇鎯ζ鹘Y(jié)構(gòu)以及測試方法能夠?qū)崿F(xiàn)在3dnand存儲器封裝之前對3dnand存儲器內(nèi)的tac的性能進行測試。

基于上述實施例提供的存儲器結(jié)構(gòu)，本申請實施例還提供了一種存儲器結(jié)構(gòu)的制備方法的具體實施方式。具體參見以下實施例。

下面結(jié)合圖5以及圖6a至圖6j對本申請實施例提供的制備方法進行詳細描述。

圖5是本申請實施例提供的存儲器結(jié)構(gòu)的制備方法的流程示意圖。如圖5所示，該制備方法包括以下步驟：

s501、提供存儲陣列芯片10和cmos芯片20：

圖6a分別示出了存儲陣列芯片10和cmos芯片20。其中，存儲陣列芯片10內(nèi)設(shè)置有字線位線連接15。

s502、在所述存儲陣列芯片10的存儲陣列區(qū)域形成穿過所述存儲陣列區(qū)域的連接tac11：

如圖6b所示，在存儲陣列芯片10的存儲陣列區(qū)域形成穿過存儲陣列區(qū)域的連接tac11。其中，在存儲陣列區(qū)域，形成的tac可以為多個。

s503、在所述存儲陣列芯片10的正面形成第一介電層12：

如圖6c所示，采用本領(lǐng)域慣用的技術(shù)手段，在存儲陣列芯片10的正面形成第一介電層12。作為示例，形成第一介電層12的材料可以為氮化硅或氧化硅。

s504、在所述第一介電層12內(nèi)形成多個第一通孔13，所述第一通孔13與所述tac11之間形成電連接：

如圖6d所示，在第一介電層12內(nèi)形成多個第一通孔13，第一通孔13和tac11之間形成電連接。作為示例，在第一介電層12內(nèi)形成多個第一通孔13可以具體為：采用掩模板對第一介電層12進行刻蝕形成孔洞，利用金屬材料填充孔洞，然后對第一介電層進行平坦化，從而使得填充有金屬材料的孔洞形成多個第一通孔13。此外，部分第一通孔13還與設(shè)置在存儲陣列芯片10內(nèi)的字線位線連接16電連接。

s505、在所述存儲陣列芯片10的背面內(nèi)形成通過硅片通道即tsv15；所述tsv15與所述tac11之間形成電連接：

本步驟可以具體為：從存儲陣列芯片10的背面對存儲陣列芯片10進行減薄處理，然后從減薄處理后的存儲陣列芯片10的背面形成tsv15，所述tsv15與所述tac11之間形成電連接。該步驟執(zhí)行完對應(yīng)的結(jié)構(gòu)示意圖如圖6e所示。

s506、在多個所述tsv15之上形成多個導(dǎo)電凸塊14，所述多個導(dǎo)電凸塊14分別與至少部分所述tac11之間形成電連接：

如圖6f所示，在多個tsv15之上形成多個導(dǎo)電凸塊14，所述多個導(dǎo)電凸塊14分別與至少部分tac11之間形成電連接。

作為示例，本申請實施例在tsv15上形成導(dǎo)電凸塊14的具體方法可以如下：

在tsv15上淀積一層金屬層；對所述金屬層進行圖案化；在圖案化后的金屬層上填充介電材料，形成第二金屬圖案層，所述第二金屬圖案層的金屬圖案為多個所述導(dǎo)電凸塊。在本步驟中，淀積的金屬層的材質(zhì)可以為鋁。

s507、在所述cmos芯片20的正面形成第一金屬圖案層21：

如圖6g所示，在cmos芯片20的正面形成第一金屬圖案層21。

作為示例，在cmos芯片20的正面形成第一金屬圖案層21的具體方法如下：

在cmos芯片20的正面形成介電層，對介電層進行刻蝕以在預(yù)定區(qū)域形成孔洞，對形成的孔洞進行金屬材料填充，然后進行平坦化，最終形成第一金屬圖案層21。

s508、在所述第一金屬圖案層21之上形成第二介電層22：

如圖6h所示，在第一金屬圖案層21之上形成第二介電層22。

s509、在所述第二介電層22內(nèi)形成多個第二通孔23，至少部分所述第二通孔23與所述第一金屬圖案層21之間形成電連接：

如圖6i所示，在第二介電層22內(nèi)形成多個第二通孔23，至少部分第二通孔與第一金屬圖案層21之間形成電連接。

s510、將所述第一介電層12與所述第二介電層22相對連接在一起，以將存儲陣列芯片10和cmos芯片20連接在一起，并形成上下層疊結(jié)構(gòu)：

如圖6j所示，將所述第一介電層12與所述第二介電層22相對連接在一起，以將存儲陣列芯片10和cmos芯片20連接在一起，并形成上下層疊結(jié)構(gòu)。在第一介電層12與所述第二介電層22相對連接在一起的同時，所述第一通孔13與所述第二通孔23之間形成電連接。

本申請實施例可以具體通過異質(zhì)結(jié)鍵合(hybridbonding)的方式將所述第一介電層與所述第二介電層鍵合在一起。

以上為本申請實施例提供的存儲器結(jié)構(gòu)的制備方法的具體實施方式。

需要說明，在未將第一介電層12與所述第二介電層22相對連接在一起之前，存儲陣列芯片10和cmos芯片相互獨立，所以，在該具體實施方式中，對存儲陣列芯片10和cmos芯片的處理可以并行處理，以縮短制備存儲器結(jié)構(gòu)的加工時間，提高加工效率。具體到本實施例來說，步驟s502至s506與步驟s507至s509可以并行處理。

通過以上描述即可制備出本申請實施例提供的存儲器結(jié)構(gòu)。而且通過上述電連接的導(dǎo)電凸塊、所述tac、所述第一通孔、所述第二通孔以及所述第一金屬圖案層上的金屬圖案，從而使多個tac通過所述導(dǎo)電凸塊、第一通孔和第二通孔以及第一金屬圖案層上的金屬圖案按照特定方式連接形成測試tac性能的測試結(jié)構(gòu)。

作為本申請的一具體實施例，為了實現(xiàn)對tac性能更準(zhǔn)確的測試，在所述cmos芯片的正面形成第一金屬圖案層之前，還可以包括：

在所述cmos芯片的正面形成tac測試電路；

在所述cmos芯片的正面形成第一金屬圖案層具體為：

在所述tac測試電路之上形成第一金屬圖案層，所述第一金屬圖案層與所述tac測試電路之間形成電連接。

以上所述，僅是本申請的較佳實施例而已，并非對本申請作任何形式上的限制。雖然本申請已以較佳實施例揭露如上，然而并非用以限定本申請。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本申請技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本申請技術(shù)方案做出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本申請技術(shù)方案的內(nèi)容，依據(jù)本申請的技術(shù)實質(zhì)對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬于本申請技術(shù)方案保護的范圍內(nèi)。