本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種靜電放電保護(hù)結(jié)構(gòu)及其形成方法。

背景技術(shù)：

隨著半導(dǎo)體芯片的運(yùn)用越來(lái)越廣泛，導(dǎo)致半導(dǎo)體芯片受到靜電損傷的因素也越來(lái)越多。在現(xiàn)有的芯片設(shè)計(jì)中，常采用靜電放電(esd，electrostaticdischarge)保護(hù)電路以減少芯片損傷。現(xiàn)有的靜電放電保護(hù)電路的設(shè)計(jì)和應(yīng)用包括：柵接地場(chǎng)效應(yīng)晶體管(gategroundednmos，ggnmos)保護(hù)電路、可控硅(siliconcontrolledrectifier，scr)保護(hù)電路、橫向擴(kuò)散場(chǎng)效應(yīng)晶體管(laterallydiffusedmos，ldmos)保護(hù)電路等。

圖1是現(xiàn)有的柵接地的場(chǎng)效應(yīng)晶體管保護(hù)結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖，包括：襯底10；位于襯底10內(nèi)的n型阱區(qū)11；位于n型阱區(qū)11表面的柵極結(jié)構(gòu)12；位于柵極結(jié)構(gòu)12兩側(cè)的n型阱區(qū)11內(nèi)的p型的源極13和p型的漏極14。所述p型源極13、p型阱區(qū)11和n型漏極14構(gòu)成一寄生pnp三極管；其中，所述源極13為寄生三極管的發(fā)射極，所述漏極14為寄生三極管的集電極，所述阱區(qū)11為寄生三極管的基區(qū)；所述源極13、阱區(qū)11和柵極結(jié)構(gòu)12的柵極接地，外部電路的靜電電壓輸入漏極14，所述外部電路與芯片內(nèi)部電路電連接，用于驅(qū)動(dòng)芯片內(nèi)部電路工作。

隨著半導(dǎo)體技術(shù)的發(fā)展，使得半導(dǎo)體器件的尺寸不斷縮小，器件密度不斷提高，現(xiàn)有的靜電放電保護(hù)電路結(jié)構(gòu)已無(wú)法滿足技術(shù)需求，需要在靜電放電保護(hù)電路結(jié)構(gòu)中引入鰭式場(chǎng)效應(yīng)晶體管。

然而，隨著半導(dǎo)體器件的尺寸進(jìn)一步減小，即使在靜電放電保護(hù)電路中采用鰭式場(chǎng)效應(yīng)晶體管，其性能依舊不穩(wěn)定。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的問(wèn)題是提供一種靜電放電保護(hù)結(jié)構(gòu)及其形成方法，所述靜 電放電保護(hù)結(jié)構(gòu)的性能改善。

為解決上述問(wèn)題，本發(fā)明提供一種靜電放電保護(hù)結(jié)構(gòu)，包括：襯底，所述襯底具有第一區(qū)域、第二區(qū)域和第三區(qū)域，所述第一區(qū)域兩側(cè)分別與第二區(qū)域和第三區(qū)域相鄰；位于襯底第一區(qū)域表面的若干平行排列的第一鰭部，所述第一鰭部具有延伸至第二區(qū)域的第一端以及延伸至第三區(qū)域的第二端；位于襯底第二區(qū)域表面的第二鰭部，所述第二鰭部與若干第一鰭部的第一端連接；位于襯底第三區(qū)域表面的第三鰭部，所述第三鰭部與若干第一鰭部的第二端連接；位于所述襯底表面的隔離層，所述隔離層覆蓋所述第一鰭部、第二鰭部和第三鰭部的部分側(cè)壁，且所述隔離層表面低于所述第一鰭部、第二鰭部和第三鰭部的頂部表面；橫跨若干第一鰭部的第一柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)位于部分第一鰭部的側(cè)壁和頂部表面；位于第二鰭部和部分第一鰭部?jī)?nèi)的源區(qū)；位于第三鰭部?jī)?nèi)的漏區(qū)。

可選的，所述襯底、第一鰭部、第二鰭部和第三鰭部?jī)?nèi)具有阱區(qū)，所述阱區(qū)內(nèi)具有n型離子。

可選的，所述源區(qū)和漏區(qū)內(nèi)具有p型離子。

可選的，還包括：位于第二區(qū)域內(nèi)的若干第二柵極結(jié)構(gòu)，所述第二柵極結(jié)構(gòu)至少位于第二鰭部頂部表面，若干第二柵極結(jié)構(gòu)平行排列，且所述第二柵極結(jié)構(gòu)平行于第一柵極結(jié)構(gòu)。

可選的，所述源區(qū)包括：位于相鄰第二柵極結(jié)構(gòu)之間、以及第一柵極結(jié)構(gòu)與第二柵極結(jié)構(gòu)之間的源區(qū)外延層，所述源區(qū)外延層位于所述第一鰭部和第二鰭部的頂部。

可選的，所述源區(qū)外延層的材料為硅或硅鍺；所述源區(qū)外延層內(nèi)摻雜有p型離子。

可選的，所述第二柵極結(jié)構(gòu)包括第二柵極；所述第二柵極與靜電電壓端連接。

可選的，位于第三區(qū)域內(nèi)的若干第三柵極結(jié)構(gòu)，所述第三柵極結(jié)構(gòu)至少位于第三鰭部頂部表面，若干第三柵極結(jié)構(gòu)平行排列，且所述第三柵極結(jié)構(gòu)平行于第一柵極結(jié)構(gòu)。

可選的，所述漏區(qū)包括：位于相鄰第三柵極結(jié)構(gòu)之間的漏區(qū)外延層，所述漏區(qū)外延層位于所述第三鰭部的頂部。

可選的，所述漏區(qū)外延層的材料為硅或硅鍺；所述源區(qū)外延層內(nèi)摻雜有p型離子。

可選的，所述第三柵極結(jié)構(gòu)包括第三柵極；所述第三柵極與靜電電壓端連接。

可選的，還包括：位于第一柵極結(jié)構(gòu)兩側(cè)的第一鰭部?jī)?nèi)的輕摻雜區(qū)；其中，一側(cè)的輕摻雜區(qū)位于第一柵極結(jié)構(gòu)與第三柵極結(jié)構(gòu)之間。

可選的，所述第一柵極結(jié)構(gòu)包括第一柵極。

可選的，還包括：位于所述第一柵極頂部的第一導(dǎo)電結(jié)構(gòu)；所述第一導(dǎo)電結(jié)構(gòu)接地。

可選的，還包括：位于源區(qū)頂部的第二導(dǎo)電結(jié)構(gòu)；所述第二導(dǎo)電結(jié)構(gòu)接地。

可選的，還包括：位于漏區(qū)頂部的第三導(dǎo)電結(jié)構(gòu)；所述第三導(dǎo)電結(jié)構(gòu)與靜電電壓端連接。

相應(yīng)的，本發(fā)明還提供一種上述任一項(xiàng)所述的靜電放電保護(hù)結(jié)構(gòu)的形成方法，包括：提供襯底，所述襯底具有第一區(qū)域、第二區(qū)域和第三區(qū)域，所述第一區(qū)域兩側(cè)分別與第二區(qū)域和第三區(qū)域相鄰，所述襯底第一區(qū)域表面具有若干平行排列的第一鰭部，所述第一鰭部具有延伸至第二區(qū)域的第一端以及延伸至第三區(qū)域的第二端，所述襯底第二區(qū)域表面具有第二鰭部，所述第二鰭部與若干第一鰭部的第一端連接，所述襯底第三區(qū)域表面的第三鰭部，所述第三鰭部與若干第一鰭部的第二端連接；在所述襯底表面形成隔離層，所述隔離層覆蓋所述第一鰭部、第二鰭部和第三鰭部的部分側(cè)壁，且所述隔離層表面低于所述第一鰭部、第二鰭部和第三鰭部的頂部表面；形成橫跨若干第一鰭部的第一柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)位于部分第一鰭部的側(cè)壁和頂部表面；形成位于第二鰭部和部分第一鰭部?jī)?nèi)的源區(qū)、以及位于第三鰭部?jī)?nèi)的漏區(qū)。

可選的，在形成第一柵極結(jié)構(gòu)的同時(shí)，在第二區(qū)域內(nèi)形成若干第二柵極結(jié)構(gòu)，在第三區(qū)域內(nèi)形成若干第三柵極結(jié)構(gòu)；所述第二柵極結(jié)構(gòu)至少位于第二鰭部頂部表面，若干第二柵極結(jié)構(gòu)平行排列，且所述第二柵極結(jié)構(gòu)平行于第一柵極結(jié)構(gòu)；所述第三柵極結(jié)構(gòu)至少位于第三鰭部頂部表面，若干第三柵極結(jié)構(gòu)平行排列，且所述第三柵極結(jié)構(gòu)平行于第一柵極結(jié)構(gòu)。

可選的，述源區(qū)和漏區(qū)的形成步驟包括：形成第一開(kāi)口和第二開(kāi)口，所述第一開(kāi)口位于相鄰第二柵極結(jié)構(gòu)之間、以及第一柵極結(jié)構(gòu)與第二柵極結(jié)構(gòu)之間的第一鰭部和第二鰭部?jī)?nèi)，所述第二開(kāi)口位于相鄰第三柵極結(jié)構(gòu)之間的第三鰭部?jī)?nèi)；采用外延工藝在所述第一開(kāi)口內(nèi)形成源區(qū)外延層，在所述第二開(kāi)口內(nèi)形成漏區(qū)外延層；在所述源區(qū)外延層和漏區(qū)外延層內(nèi)摻雜p型離子。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明的結(jié)構(gòu)中，所述源區(qū)位于第二鰭部?jī)?nèi)，漏區(qū)位于第三鰭部?jī)?nèi)，而靜電電荷輸入漏區(qū)直至源區(qū)和漏區(qū)之間的溝道開(kāi)啟之后，靜電電荷能夠受到電勢(shì)差的驅(qū)動(dòng)向各個(gè)第一鰭部輸送，直至源區(qū)輸出。由于位于襯底第二區(qū)域的第二鰭部與若干第一鰭部的第一端連接，位于襯底第三區(qū)域的第三鰭部與若干第一鰭部的第二端連接，因此各第一鰭部的第一端和第二端之間的電壓均一，且能夠保證第一鰭部?jī)?nèi)的溝道能夠同時(shí)開(kāi)啟，從而能夠保證各第一鰭部?jī)?nèi)的電流均一，而且有利于增大源區(qū)輸出的電流。此外，由于所述漏區(qū)位于第三鰭部?jī)?nèi)，則所述漏區(qū)與第一柵極結(jié)構(gòu)之間具有一定距離，有利于避免柵極結(jié)構(gòu)內(nèi)因漏區(qū)的電勢(shì)過(guò)高而發(fā)生擊穿，從而能夠避免靜電放電保護(hù)結(jié)構(gòu)發(fā)生失效。

本發(fā)明的方法中，在所述第二鰭部?jī)?nèi)形成源區(qū)，在第三鰭部?jī)?nèi)形成漏區(qū)，靜電電荷自漏區(qū)輸入，直至源區(qū)和漏區(qū)之間的溝道開(kāi)啟，所述靜電電荷能夠受到電勢(shì)差的驅(qū)動(dòng)向各個(gè)第一鰭部輸送，直至源區(qū)輸出。由于所述第二鰭部與若干第一鰭部的第一端連接，所述第三鰭部與若干第一鰭部的第二端連接，因此各第一鰭部的第一端和第二端之間的電壓均一，且能夠保證第一鰭部?jī)?nèi)的溝道能夠同時(shí)開(kāi)啟，從而能夠保證各第一鰭部?jī)?nèi)的電流均一，有利于增大源區(qū)輸出的電流。此外，由于所述漏區(qū)位于第三鰭部?jī)?nèi)，則所述漏區(qū)與第一柵極結(jié)構(gòu)之間具有一定距離，有利于避免柵極結(jié)構(gòu)內(nèi)因漏區(qū)的電勢(shì)過(guò)高而發(fā) 生擊穿，從而能夠避免靜電放電保護(hù)結(jié)構(gòu)發(fā)生失效。

附圖說(shuō)明

圖1是現(xiàn)有的柵接地的場(chǎng)效應(yīng)晶體管保護(hù)結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖；

圖2和圖3是一種靜電放電保護(hù)電路結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖；

圖4至圖13是本發(fā)明實(shí)施例的靜電放電保護(hù)結(jié)構(gòu)的形成過(guò)程的剖面結(jié)構(gòu)示意圖。

具體實(shí)施方式

如背景技術(shù)所述，隨著半導(dǎo)體器件的尺寸進(jìn)一步減小，即使在靜電放電保護(hù)電路電路中采用鰭式場(chǎng)效應(yīng)晶體管，其性能依舊不穩(wěn)定。

請(qǐng)參考圖2和圖3，圖2和圖3是一種靜電放電保護(hù)電路結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖，圖2是圖3沿aa’方向的剖面結(jié)構(gòu)示意圖。所述靜電放電保護(hù)電路結(jié)構(gòu)包括：襯底100，所述襯底100表面具有若干平行排列的鰭部101，所述襯底100表面具有隔離層102，所述隔離層102覆蓋所述鰭部101的部分側(cè)壁表面，所述鰭部101和部分襯底100內(nèi)具有阱區(qū)103；橫跨若干鰭部101側(cè)壁和頂部表面的柵極結(jié)構(gòu)106；位于所述柵極結(jié)構(gòu)106兩側(cè)的鰭部101頂部的外延層104，所述外延層104內(nèi)摻雜有n型離子或p型離子；位于隔離層102、鰭部101和柵極結(jié)構(gòu)106表面的介質(zhì)層108。需要說(shuō)明的是，圖3是忽略介質(zhì)層108的俯視結(jié)構(gòu)示意圖。

所述靜電放電保護(hù)電路結(jié)構(gòu)基于鰭部101形成。其中，分別位于柵極結(jié)構(gòu)106兩側(cè)的外延層104形成源區(qū)107a和漏區(qū)107b，且外延層104內(nèi)摻雜的離子與阱區(qū)103內(nèi)摻雜的離子反型。所述柵極結(jié)構(gòu)106與源區(qū)107a和漏區(qū)107b構(gòu)成nmos晶體管或pmos晶體管，而所述靜電放電保護(hù)電路由柵接地的場(chǎng)效應(yīng)晶體管構(gòu)成。靜電電壓接入所述漏區(qū)107b，而阱區(qū)103、源區(qū)107a和柵極結(jié)構(gòu)106接地。

然而，隨著半導(dǎo)體器件尺寸縮小、器件密度提高，所述鰭部101的寬度尺寸縮小。而所述源區(qū)107a和漏區(qū)107b與所述阱區(qū)103在所述鰭部101內(nèi)相接觸，因此，所述鰭部101的寬度尺寸決定了所述源區(qū)107a和漏區(qū)107b 與所述阱區(qū)103的接觸面積。由于所述鰭部101的寬度尺寸較小，導(dǎo)致所述源區(qū)107a和漏區(qū)107b與所述阱區(qū)103的接觸面積較小，則pn結(jié)內(nèi)的擊穿電流較小，而所述漏區(qū)107b內(nèi)的電荷積聚嚴(yán)重。因此，所述靜電放電保護(hù)電路結(jié)構(gòu)不僅靜電放電能力較弱，所述漏區(qū)107b所在的鰭部101內(nèi)還容易產(chǎn)生自發(fā)熱現(xiàn)象，導(dǎo)致所述靜電放電保護(hù)電路結(jié)構(gòu)的工作效率下降，且使用壽命下降。

而且，由于所述柵極結(jié)構(gòu)106橫跨若干鰭部101，而靜電電壓通過(guò)導(dǎo)電結(jié)構(gòu)同時(shí)接入若干漏區(qū)107b，直至靜電電荷通過(guò)導(dǎo)電結(jié)構(gòu)自源區(qū)107a釋放。由于靜電電荷進(jìn)入各漏區(qū)107b時(shí)存在差異，容易導(dǎo)致基于各鰭部101形成的各柵接地的場(chǎng)效應(yīng)晶體管的擊穿電壓存在差異，導(dǎo)致靜電放電保護(hù)電路結(jié)構(gòu)的穩(wěn)定性較差。

為了解決上述問(wèn)題，本發(fā)明提供一種靜電放電保護(hù)結(jié)構(gòu)，包括：襯底，所述襯底具有第一區(qū)域、第二區(qū)域和第三區(qū)域，所述第一區(qū)域兩側(cè)分別與第二區(qū)域和第三區(qū)域相鄰；位于襯底第一區(qū)域表面的若干平行排列的第一鰭部，所述第一鰭部具有延伸至第二區(qū)域的第一端以及延伸至第三區(qū)域的第二端；位于襯底第二區(qū)域表面的第二鰭部，所述第二鰭部與若干第一鰭部的第一端連接；位于襯底第三區(qū)域表面的第三鰭部，所述第三鰭部與若干第一鰭部的第二端連接；位于所述襯底表面的隔離層，所述隔離層覆蓋所述第一鰭部、第二鰭部和第三鰭部的部分側(cè)壁，且所述隔離層表面低于所述第一鰭部、第二鰭部和第三鰭部的頂部表面；橫跨若干第一鰭部的第一柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)位于部分第一鰭部的側(cè)壁和頂部表面；位于第二鰭部和部分第一鰭部?jī)?nèi)的源區(qū)；位于第三鰭部?jī)?nèi)的漏區(qū)。

其中，所述源區(qū)位于第二鰭部?jī)?nèi)，漏區(qū)位于第三鰭部?jī)?nèi)，而靜電電荷輸入漏區(qū)直至源區(qū)和漏區(qū)之間的溝道開(kāi)啟之后，靜電電荷能夠受到靜電電壓的驅(qū)動(dòng)向各個(gè)第一鰭部輸送，直至源區(qū)輸出。由于位于襯底第二區(qū)域的第二鰭部與若干第一鰭部的第一端連接，位于襯底第三區(qū)域的第三鰭部與若干第一鰭部的第二端連接，因此各第一鰭部的第一端和第二端之間的電壓均一，且能夠保證第一鰭部?jī)?nèi)的溝道能夠同時(shí)開(kāi)啟，從而能夠保證各第一鰭部?jī)?nèi)的電流均一，而且有利于增大源區(qū)輸出的電流。此外，由于所述漏區(qū)位于第三鰭 部?jī)?nèi)，則所述漏區(qū)與第一柵極結(jié)構(gòu)之間具有一定距離，有利于避免柵極結(jié)構(gòu)內(nèi)因漏區(qū)的電勢(shì)過(guò)高而發(fā)生擊穿，從而能夠避免靜電放電保護(hù)結(jié)構(gòu)發(fā)生失效。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說(shuō)明。

圖4至圖13是本發(fā)明實(shí)施例的靜電放電保護(hù)結(jié)構(gòu)的形成過(guò)程的結(jié)構(gòu)示意圖。

請(qǐng)參考圖4和圖5，圖4是圖5沿bb’方向的剖面結(jié)構(gòu)示意圖，提供襯底200，所述襯底200具有第一區(qū)域210、第二區(qū)域220和第三區(qū)域230，所述第一區(qū)域210兩側(cè)分別與第二區(qū)域220和第三區(qū)域230相鄰，所述襯底200第一區(qū)域210表面具有若干平行排列的第一鰭部211，所述第一鰭部211具有延伸至第二區(qū)域220的第一端以及延伸至第三區(qū)域230的第二端，所述襯底第二區(qū)域220表面具有第二鰭部221，所述第二鰭部221與若干第一鰭部211的第一端連接，所述襯底第三區(qū)域230表面的第三鰭部231，所述第三鰭部231與若干第一鰭部211的第二端連接。

在本實(shí)施例中，所形成的靜電放電保護(hù)結(jié)構(gòu)由柵接地場(chǎng)效應(yīng)晶體管構(gòu)成。而且，所述柵接地場(chǎng)效應(yīng)晶體管為鰭式場(chǎng)效應(yīng)晶體管。

在本實(shí)施例中，所述第一區(qū)域210用于形成場(chǎng)效應(yīng)晶體管的柵極，所述第二區(qū)域220用于形成場(chǎng)效應(yīng)晶體管的源極，所述第三區(qū)域230用于形成場(chǎng)效應(yīng)晶體管的漏極。其中，所述源極和柵極接地，所述漏極與靜電電壓連接。當(dāng)所形成的靜電放電保護(hù)結(jié)構(gòu)工作時(shí)，靜電電荷自所述漏極輸入，直至柵接地場(chǎng)效應(yīng)晶體管的溝道開(kāi)啟，使靜電電荷自溝道區(qū)流入源極并釋放。從而達(dá)到避免靜電電荷對(duì)襯底200其它區(qū)域的器件造成損傷的目的。

在本實(shí)施例中，所述柵接地場(chǎng)效應(yīng)晶體管為p型場(chǎng)效應(yīng)晶體管。在其它實(shí)施例中，所述柵接地場(chǎng)效應(yīng)晶體管為n型場(chǎng)效應(yīng)晶體管。

所述第一區(qū)域210的第一鰭部211的數(shù)量大于1個(gè)，且若干第一鰭部211平行排列；所述第一鰭部211頂部的寬度小于20納米，例如14納米；相鄰第一鰭部211之間的距離為50納米～60納米。在所述第二區(qū)域220內(nèi)，所述第二鰭部221的數(shù)量至少為1個(gè)，且每個(gè)第二鰭部221與至少兩條第一鰭部 211的第一端連接。在所述第三區(qū)域230內(nèi)，所述第三鰭部231的數(shù)量至少為1個(gè)，且每個(gè)第三鰭部231與至少兩條第一鰭部211的第二端連接。

由于所述第一區(qū)域210用于形成場(chǎng)效應(yīng)晶體管的柵極，因此所述第一鰭部211內(nèi)能夠形成場(chǎng)效應(yīng)晶體管的溝道區(qū)。所述第三鰭部231用于形成場(chǎng)效應(yīng)晶體管的漏極，第二鰭部221用于形成場(chǎng)效應(yīng)晶體管的源極，由于若干第一鰭部211的兩端分別與同一第二鰭部221和同一第三鰭部231連接，因此，當(dāng)靜電電荷輸入漏極后，靜電電荷即積聚于第三鰭部231內(nèi)。當(dāng)?shù)谝祸挷?11內(nèi)的溝道區(qū)開(kāi)啟之后，由于各第一鰭部211兩端的電勢(shì)差相同，因此，靜電電荷能夠均勻輸入各第一鰭部211，并匯集于第二鰭部221內(nèi)以進(jìn)一步輸出。

由于避免了靜電電荷輸入各第一鰭部211的時(shí)間以及數(shù)量差異，從而能夠保證各條第一鰭部211兩端的電壓均一，且各條第一鰭部211內(nèi)的電流均衡。而且，在第二鰭部221和第三鰭部231之間的電流增大，從而能夠提高釋放靜電電荷的效率。

在本實(shí)施例中，所述襯底200、第一鰭部211、第二鰭部221和第三鰭部231的形成步驟包括：提供半導(dǎo)體基底；在所述半導(dǎo)體基底表面形成圖形化層，所述圖形化層覆蓋需要形成第一鰭部211、第二鰭部221和第三鰭部231的區(qū)域位置；以所述圖形化層為掩膜，刻蝕半導(dǎo)體基底，形成所述襯底200以及位于襯底200表面的第一鰭部211、第二鰭部221和第三鰭部231；在刻蝕所述半導(dǎo)體基底之后，去除所述圖形化層。

所述半導(dǎo)體基底為單晶硅襯底、單晶鍺襯底、硅鍺襯底或碳化硅襯底。在本實(shí)施例中，所述半導(dǎo)體基底為單晶硅襯底。所述圖形化層包括圖形化的光刻膠層，所述圖形化的光刻膠層與半導(dǎo)體基底之間還能夠具有掩膜層，所述掩膜層的材料包括氮化硅。刻蝕所述半導(dǎo)體基底的工藝為各向異性的干法刻蝕工藝，所形成的第一鰭部211、第二鰭部221和第三鰭部231的側(cè)壁相對(duì)于襯底200表面垂直或傾斜；當(dāng)所述第一鰭部211、第二鰭部221和第三鰭部231的側(cè)壁相對(duì)于襯底200表面傾斜時(shí)，所述第一鰭部211、第二鰭部221和第三鰭部231的頂部尺寸小于底部尺寸。

在另一實(shí)施例中，所述第一鰭部211、第二鰭部221和第三鰭部231的形 成步驟包括：采用外延工藝在襯底200表面形成鰭部層；刻蝕所述鰭部層，形成所述第一鰭部211、第二鰭部221和第三鰭部231。所述襯底200為硅襯底、硅鍺襯底、碳化硅襯底、絕緣體上硅襯底、絕緣體上鍺襯底、玻璃襯底或iii-v族化合物襯底，例如氮化鎵襯底或砷化鎵襯底等；所述鰭部層的材料為硅、鍺、碳化硅或硅鍺。

所述襯底200、第一鰭部211、第二鰭部221和第三鰭部231內(nèi)具有阱區(qū)。在本實(shí)施例中，所述阱區(qū)內(nèi)具有n型離子；所述n型離子包括磷離子或砷離子。在其它實(shí)施例中，所述阱區(qū)內(nèi)具有p型離子。所述阱區(qū)在刻蝕半導(dǎo)體基底之前或之后形成；所述阱區(qū)的形成工藝為離子注入工藝。

請(qǐng)參考圖6，在所述襯底200表面形成隔離層201，所述隔離層201覆蓋所述第一鰭部211、第二鰭部221和第三鰭部231的部分側(cè)壁，且所述隔離層201表面低于所述第一鰭部211、第二鰭部221和第三鰭部231的頂部表面。

需要說(shuō)明的是，圖6是基于圖4的剖面結(jié)構(gòu)示意圖。

所述隔離層201用于隔離相鄰的第一鰭部211、第二鰭部221或第三鰭部231。所述隔離層201的材料為氧化硅、氮化硅、氮氧化硅、低k介質(zhì)材料(介電常數(shù)大于或等于2.5、小于3.9)、超低k介質(zhì)材料(介電常數(shù)小于2.5)中的一種或多種組合。本實(shí)施例中，所述隔離層201的材料為氧化硅。

所述隔離層201的形成步驟包括：在所述襯底200、第一鰭部211、第二鰭部221或第三鰭部231表面形成隔離膜；平坦化所述隔離膜直至暴露出所述第一鰭部211、第二鰭部221或第三鰭部231的頂部表面為止；在平坦化所述隔離膜之后，回刻蝕所述隔離膜，暴露出部分第一鰭部211、第二鰭部221或第三鰭部231側(cè)壁表面，形成隔離層201。

所述隔離膜的形成工藝為化學(xué)氣相沉積工藝或物理氣相沉積工藝，例如流體化學(xué)氣相沉積(fcvd，flowablechemicalvapordeposition)工藝、等離子體增強(qiáng)化學(xué)氣相沉積工藝或高深寬比化學(xué)氣相沉積工藝(harp)；所述平坦化工藝為化學(xué)機(jī)械拋光工藝；所述回刻蝕工藝為各向異性的干法刻蝕工藝。

本實(shí)施例中，所述隔離膜的形成工藝為流體化學(xué)氣相沉積工藝，采用所述流體化學(xué)氣相沉積工藝形成的隔離膜易于填充入相鄰鰭部201之間的溝槽 內(nèi)，能夠使所形成的隔離膜均勻致密，則所形成的隔離層201隔離性能良好。

請(qǐng)參考圖7和圖8，圖7是圖8沿bb’方向的剖面結(jié)構(gòu)示意圖，形成橫跨若干第一鰭部211的第一柵極結(jié)構(gòu)212，所述第一柵極結(jié)構(gòu)212位于部分第一鰭部211的側(cè)壁和頂部表面。

需要說(shuō)明的是，圖8的第一柵極結(jié)構(gòu)212僅示出了第一柵極，第二柵極結(jié)構(gòu)222僅示出了第二柵極，第三柵極結(jié)構(gòu)232僅示出了第三柵極。

在本實(shí)施例中，在形成第一柵極結(jié)構(gòu)212的同時(shí)，在第二區(qū)域220內(nèi)形成若干第二柵極結(jié)構(gòu)222，在第三區(qū)域230內(nèi)形成若干第三柵極結(jié)構(gòu)232。所述第二柵極結(jié)構(gòu)222至少位于第二鰭部221頂部表面，若干第二柵極結(jié)構(gòu)222平行排列，且所述第二柵極結(jié)構(gòu)222平行于第一柵極結(jié)構(gòu)212；所述第三柵極結(jié)構(gòu)232至少位于第三鰭部231頂部表面，若干第三柵極結(jié)構(gòu)232平行排列，且所述第三柵極結(jié)構(gòu)232平行于第一柵極結(jié)構(gòu)212。

在本實(shí)施例中，所述第二柵極結(jié)構(gòu)222的數(shù)量為2個(gè)，所述第三柵極結(jié)構(gòu)232的數(shù)量為2個(gè)。

在本實(shí)施例中，所述第一柵極結(jié)構(gòu)212用于形成柵接地場(chǎng)效應(yīng)晶體管的柵極。所述第二柵極結(jié)構(gòu)222用于控制后續(xù)形成于第二區(qū)域220的源區(qū)外延層的尺寸；所述第三柵極結(jié)構(gòu)232用于控制后續(xù)形成于第三區(qū)域230的漏區(qū)外延層的尺寸。在平行于襯底200表面的方向上，所述第一柵極結(jié)構(gòu)212的寬度尺寸大于所述第二柵極結(jié)構(gòu)222或第三柵極結(jié)構(gòu)232的寬度尺寸。

在本實(shí)施例中，所述第一柵極結(jié)構(gòu)212包括第一柵極。所述第二柵極結(jié)構(gòu)222包括第二柵極；所述第二柵極用于與靜電電壓端連接。所述第三柵極結(jié)構(gòu)232包括第三柵極；所述第三柵極用于與靜電電壓端連接。

所述第一柵極結(jié)構(gòu)212還包括位于第一柵極與第一鰭部211之間的第一柵介質(zhì)層；位于所述第一柵極頂部表面的第一掩膜層；位于第一柵極和第一柵介質(zhì)層側(cè)壁表面的第一側(cè)墻。所述第二柵極結(jié)構(gòu)222還包括位于第二柵極與第二鰭部221之間的第二柵介質(zhì)層；位于所述第二柵極頂部表面的第二掩膜層；位于第二柵極和第二柵介質(zhì)層側(cè)壁表面的第二側(cè)墻。所述第三柵極結(jié)構(gòu)232還包括位于第三柵極與第三鰭部231之間的第三柵介質(zhì)層；位于所述 第三柵極頂部表面的第三掩膜層；位于第三柵極和第三柵介質(zhì)層側(cè)壁表面的第三側(cè)墻。

所述第一柵極、第二柵極和第三柵極的材料為多晶硅；所述第一柵介質(zhì)層、第二柵介質(zhì)層和第三柵介質(zhì)層的材料為氧化硅；所述第一側(cè)墻、第二側(cè)墻和第三側(cè)墻的材料為氧化硅、氮化硅和氮氧化硅中的一種或多種組合。

所述第一掩膜層作為刻蝕形成第一柵極的掩膜，所述第二掩膜層作為刻蝕形成第二柵極的掩膜，所述第三掩膜層作為刻蝕形成第三柵極的掩膜。所述第一掩膜層、第二掩膜層、第三掩膜層的材料為氧化硅、氮化硅和氮氧化硅中的一種或多種組合。

在另一實(shí)施例中，所述第一柵極結(jié)構(gòu)212、第二柵極結(jié)構(gòu)222和第三柵極結(jié)構(gòu)232為偽柵極結(jié)構(gòu)。所述第一柵極結(jié)構(gòu)212包括第一偽柵極；所述第二柵極結(jié)構(gòu)222包括第二偽柵極；所述第三柵極結(jié)構(gòu)232包括第三偽柵極。所述第一偽柵極、第二偽柵極和第三偽柵極的材料為多晶硅。后續(xù)在形成源區(qū)和漏區(qū)之后，去除所述第一偽柵極，并以第一柵介質(zhì)層和第一柵極替代，去除第二偽柵極，并以第二柵介質(zhì)層和第二柵極替代，去除第三偽柵極，并以第三柵介質(zhì)和第三柵極替代。

所述第一柵極、第二柵極和第三柵極的材料為金屬；所述金屬包括銅、鎢、鋁、銀、氮化鈦、氮化鉭、鈦鋁合金中的一種或多種。所述第一柵介質(zhì)層、第二柵介質(zhì)層和第三柵介質(zhì)層的材料為高k介質(zhì)材料(介電系數(shù)大于3.9)。

請(qǐng)參考圖9，在第一柵極結(jié)構(gòu)212兩側(cè)的第一鰭部211內(nèi)形成輕摻雜區(qū)213。

在本實(shí)施例中，所形成的柵接地場(chǎng)效應(yīng)晶體管為pmos晶體管，所述輕摻雜區(qū)213內(nèi)摻雜有p型離子。在其它實(shí)施例中，所形成的柵接地場(chǎng)效應(yīng)晶體管為nmos晶體管，所述輕摻雜區(qū)213內(nèi)摻雜有n型離子。

所述輕摻雜區(qū)213采用離子注入工藝形成。在本實(shí)施例中，所述離子注入工藝以第一柵極結(jié)構(gòu)212、第二柵極結(jié)構(gòu)222和第三柵極結(jié)構(gòu)232為掩膜，所形成的第一所述輕摻雜區(qū)位于第一柵極結(jié)構(gòu)212與第三柵極結(jié)構(gòu)232之間、第一柵極結(jié)構(gòu)212與第二柵極結(jié)構(gòu)222之間、相鄰第二柵極結(jié)構(gòu)222之間、 以及第三柵極結(jié)構(gòu)232之間。

請(qǐng)參考圖10，形成位于第二鰭部221和部分第一鰭部211內(nèi)的源區(qū)、以及位于第三鰭部231內(nèi)的漏區(qū)。

在本實(shí)施例中，所形成的柵接地場(chǎng)效應(yīng)晶體管為pmos晶體管，所述源區(qū)和漏區(qū)內(nèi)具有p型離子；而且，所述源區(qū)和漏區(qū)內(nèi)的p型離子濃度高于輕摻雜區(qū)213。在其它實(shí)施例中，所形成的柵接地場(chǎng)效應(yīng)晶體管為nmos晶體管，所述源區(qū)和漏區(qū)內(nèi)具有n型離子。

在本實(shí)施例中，所述源區(qū)包括：位于相鄰第二柵極結(jié)構(gòu)222之間、以及第一柵極結(jié)構(gòu)212與第二柵極結(jié)構(gòu)222之間的源區(qū)外延層223，所述源區(qū)外延層223位于所述第一鰭部211和第二鰭部221的頂部。所述漏區(qū)包括：位于相鄰第三柵極結(jié)構(gòu)232之間的漏區(qū)外延層233，所述漏區(qū)外延層233位于所述第三鰭部231的頂部。

所述源區(qū)和漏區(qū)的形成步驟包括：形成第一開(kāi)口和第二開(kāi)口，所述第一開(kāi)口位于相鄰第二柵極結(jié)構(gòu)222之間、以及第一柵極結(jié)構(gòu)212與第二柵極結(jié)構(gòu)222之間的第一鰭部211和第二鰭部221內(nèi)，所述第二開(kāi)口位于相鄰第三柵極結(jié)構(gòu)232之間的第三鰭部231內(nèi)；采用外延工藝在所述第一開(kāi)口內(nèi)形成源區(qū)外延層223，在所述第二開(kāi)口內(nèi)形成漏區(qū)外延層233；在所述源區(qū)外延層223和漏區(qū)外延層233內(nèi)摻雜p型離子。

所述第一開(kāi)口和第二開(kāi)口的形成步驟包括：在所述隔離層201、第一鰭部211、第二鰭部221和第三鰭部231的側(cè)壁表面形成阻擋層，所述阻擋層暴露出第二鰭部221頂部表面、第三鰭部231頂部表面、以及位于第一柵極結(jié)構(gòu)212和第二柵極結(jié)構(gòu)222之間的部分第一鰭部211頂部表面；以所述阻擋層為掩膜，刻蝕所述第一鰭部211、第二鰭部221和第三鰭部231，形成第一開(kāi)口和第二開(kāi)口。

所述刻蝕工藝包括各向異性的干法刻蝕工藝，所形成的第一開(kāi)口和第二開(kāi)口的側(cè)壁垂直于第一鰭部211、第二鰭部221和第三鰭部231的頂部表面。在其它實(shí)施例中，在所述異性的干法刻蝕工藝之后，還能夠?qū)λ龅谝婚_(kāi)口和第二開(kāi)口進(jìn)行濕法刻蝕工藝；所述濕法刻蝕工藝能夠?yàn)楦飨蛲缘臐穹? 蝕工藝或是各向異性的濕法刻蝕工藝。

所述源區(qū)外延層223的材料為硅或硅鍺；所述源區(qū)外延層223內(nèi)摻雜有p型離子。在本實(shí)施例中，所述源區(qū)外延層223的材料為硅鍺，形成工藝為選擇性外延沉積工藝；所述選擇性外延沉積工藝包括：溫度為500攝氏度～800攝氏度，氣壓為1托～100托，工藝氣體包括硅源氣體(sih4或sih2cl2)和鍺源氣體(geh4)，所述硅源氣體或鍺源氣體的流量為1標(biāo)準(zhǔn)毫升/分鐘～1000標(biāo)準(zhǔn)毫升/分鐘，所述工藝氣體還包括hcl和h2，所述hcl的流量為1標(biāo)準(zhǔn)毫升/分鐘～1000標(biāo)準(zhǔn)毫升/分鐘，h2的流量為0.1標(biāo)準(zhǔn)升/分鐘～50標(biāo)準(zhǔn)升/分鐘。在所述選擇性外延沉積工藝過(guò)程中，能夠采用原位摻雜工藝在源區(qū)外延層223內(nèi)摻雜p型離子。

所述漏區(qū)外延層233的材料為硅或硅鍺；所述漏區(qū)外延層233內(nèi)摻雜有p型離子。在本實(shí)施例中，所述源區(qū)外延層223的材料為硅，形成工藝為選擇性外延沉積工藝；所述選擇性外延沉積工藝包括：溫度為500攝氏度～800攝氏度，氣壓為1托～100托，工藝氣體包括硅源氣體(sih4或sih2cl2)，所述硅源氣體的流量為1標(biāo)準(zhǔn)毫升/分鐘～1000標(biāo)準(zhǔn)毫升/分鐘，所述工藝氣體還包括hcl和h2，所述hcl的流量為1標(biāo)準(zhǔn)毫升/分鐘～1000標(biāo)準(zhǔn)毫升/分鐘，h2的流量為0.1標(biāo)準(zhǔn)升/分鐘～50標(biāo)準(zhǔn)升/分鐘。在所述選擇性外延沉積工藝過(guò)程中，能夠采用原位摻雜工藝在源區(qū)外延層223內(nèi)摻雜p型離子。

由于所述第二鰭部221表面形成有若干第二柵極結(jié)構(gòu)222，因此，當(dāng)采用外延工藝在相鄰第一柵極結(jié)構(gòu)212和第二柵極結(jié)構(gòu)222之間、以及相鄰第二柵極結(jié)構(gòu)222之間形成源區(qū)外延層223時(shí)，所述第二柵極結(jié)構(gòu)222能夠抑制源區(qū)外延層223的生長(zhǎng)，避免所述源區(qū)外延層223的體積過(guò)大，從而有利于避免相鄰第一鰭部211頂部的源區(qū)外延層223之間發(fā)生橋接，而且有利于減小所形成的源區(qū)外延層223的電阻，從而增大源區(qū)釋放靜電電荷的電流；此外，還能夠避免因緊鄰第一柵極結(jié)構(gòu)212形成的源區(qū)外延層223突出第一鰭部211頂部表面的尺寸過(guò)多而與第一柵極結(jié)構(gòu)之間產(chǎn)生過(guò)大的寄生電容，從而減少了所形成的柵接地場(chǎng)效應(yīng)晶體管的寄生負(fù)載，提高所形成的靜電放電保護(hù)結(jié)構(gòu)的工作效率。

由于所述第三鰭部231表面形成有若干第三柵極結(jié)構(gòu)232，因此，當(dāng)采用 外延工藝在相鄰第三柵極結(jié)構(gòu)232之間形成漏區(qū)外延層233時(shí)，所述第三柵極結(jié)構(gòu)232能夠抑制漏區(qū)外延層233的生長(zhǎng)，從而有利于減小所形成的漏區(qū)外延層233的電阻，避免漏區(qū)因靜電電荷積聚而過(guò)熱。而且，由于所述漏區(qū)外延層233僅形成于第三鰭部231內(nèi)，而相鄰第一柵極結(jié)構(gòu)212和第三柵極結(jié)構(gòu)232之間具有輕摻雜區(qū)213，即漏區(qū)外延層233與第一柵極結(jié)構(gòu)212之間由輕摻雜區(qū)213和第三柵極結(jié)構(gòu)232間隔，有利于避免漏區(qū)外延層233內(nèi)因靜電電荷積聚而產(chǎn)生的過(guò)高電壓擊穿所述第一柵極結(jié)構(gòu)212內(nèi)的第一柵介質(zhì)層，從而避免了柵接地場(chǎng)效應(yīng)晶體管的失效，提高了所形成的靜電放電保護(hù)結(jié)構(gòu)的良率及可靠性。

請(qǐng)參考圖11，在所述隔離層201、第一鰭部211、第二鰭部221、第三鰭部231、源區(qū)、漏區(qū)、第一柵極結(jié)構(gòu)212、第二柵極結(jié)構(gòu)222和第三柵極結(jié)構(gòu)232表面形成介質(zhì)層202。

在本實(shí)施例中，所述介質(zhì)層202的形成步驟包括：在所述襯底和偽柵極結(jié)構(gòu)表面形成介質(zhì)膜；平坦化所述介質(zhì)膜，形成所述介質(zhì)層202。

所述介質(zhì)膜的形成工藝為化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝；所述化學(xué)氣相沉積工藝能夠?yàn)榱黧w化學(xué)氣相沉積工藝(fcvd，flowablechemicalvapordeposition)、等離子體增強(qiáng)化學(xué)氣相沉積工藝(pecvd)或高深寬比化學(xué)氣相沉積工藝(harp)。所述平坦化工藝為化學(xué)機(jī)械拋光工藝。

所述介質(zhì)層202的材料為氧化硅、氮化硅、氮氧化硅、低k介質(zhì)材料(介電系數(shù)為大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介質(zhì)材料(介電系數(shù)小于2.5，例如多孔sicoh)。

在另一實(shí)施例中，第一柵極結(jié)構(gòu)212、第二柵極結(jié)構(gòu)222和第三柵極結(jié)構(gòu)232為偽柵極結(jié)構(gòu)。所述介質(zhì)層202包括：第一子介質(zhì)層和第二子介質(zhì)層；所述第一子介質(zhì)層位于所述隔離層201、第一鰭部211、第二鰭部221、第三鰭部231、源區(qū)和漏區(qū)表面；所述第二子介質(zhì)層位于第一子介質(zhì)層、第一柵極結(jié)構(gòu)212、第二柵極結(jié)構(gòu)222和第三柵極結(jié)構(gòu)232表面。其中，所述第一子介質(zhì)層的表面與所述第一柵極結(jié)構(gòu)212、第二柵極結(jié)構(gòu)222和第三柵極結(jié)構(gòu)232的 頂部表面齊平。

在形成所述第一子介質(zhì)層之后，去除所述第一偽柵極以形成第一柵極開(kāi)口，去除第二偽柵極以形成第二柵極開(kāi)口，去除第三偽柵極以形成第三柵極開(kāi)口；在所述第一柵極開(kāi)口的內(nèi)壁表面形成第一柵介質(zhì)層，在第一柵介質(zhì)層表面形成填充滿所述第一柵極開(kāi)口的第一柵極；在所述第二柵極開(kāi)口的內(nèi)壁表面形成第二柵介質(zhì)層，在第二柵介質(zhì)層表面形成填充滿所述第二柵極開(kāi)口的第二柵極；在所述第三柵極開(kāi)口的內(nèi)壁表面形成第三柵介質(zhì)層，在第三柵介質(zhì)層表面形成填充滿所述第三柵極開(kāi)口的第三柵極。

所述第一子介質(zhì)層的形成步驟包括：在所述襯底和偽柵極結(jié)構(gòu)表面形成第一子介質(zhì)膜；平坦化所述第一子介質(zhì)膜直至暴露出第一柵極結(jié)構(gòu)212、第二柵極結(jié)構(gòu)222和第三柵極結(jié)構(gòu)232的頂部表面為止，形成第一子介質(zhì)層。

所述第二子介質(zhì)層的形成工藝為化學(xué)氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝。

請(qǐng)參考圖12和圖13，圖12是圖13沿bb’方向的剖面結(jié)構(gòu)示意圖，在介質(zhì)層202內(nèi)形成第一導(dǎo)電結(jié)構(gòu)214、第二導(dǎo)電結(jié)構(gòu)224和第三導(dǎo)電結(jié)構(gòu)234，所述第一導(dǎo)電結(jié)構(gòu)214位于所述第一柵極頂部，所述第二導(dǎo)電結(jié)構(gòu)224位于源區(qū)頂部，所述第三導(dǎo)電結(jié)構(gòu)234位于漏區(qū)頂部。

需要說(shuō)明的是，圖13是忽略介質(zhì)層202的俯視結(jié)構(gòu)示意圖，且第一柵極結(jié)構(gòu)212僅示出了第一柵極，第二柵極結(jié)構(gòu)222僅示出了第二柵極，第三柵極結(jié)構(gòu)232僅示出了第三柵極。

所述第一導(dǎo)電結(jié)構(gòu)214、第二導(dǎo)電結(jié)構(gòu)224和第三導(dǎo)電結(jié)構(gòu)234的形成步驟包括：在所述介質(zhì)層202內(nèi)形成第一通孔、第二溝槽和第三溝槽，所述第一通孔暴露出第一柵極結(jié)構(gòu)內(nèi)的第一柵極頂部，所述第二溝槽與第二柵極結(jié)構(gòu)平行，且所述第二溝槽暴露出源區(qū)外延層223表面，所述第三溝槽與第三柵極結(jié)構(gòu)平行，且所述第三溝槽暴露出漏區(qū)外延層233表面；在所述第一通孔內(nèi)填充滿導(dǎo)電材料，以形成第一導(dǎo)電結(jié)構(gòu)214；在所述第二溝槽內(nèi)填充滿導(dǎo)電材料，以形成第二導(dǎo)電結(jié)構(gòu)224；在所述第三溝槽內(nèi)填充滿導(dǎo)電材料，以形成第三導(dǎo)電結(jié)構(gòu)234。

所述第一通孔、第二溝槽和第三溝槽的形成工藝包括各向異性的干法刻蝕工藝。所述導(dǎo)電材料包括銅、鎢或鋁。

在本實(shí)施例中，所述第一導(dǎo)電結(jié)構(gòu)214接地，所述第二導(dǎo)電結(jié)構(gòu)224接地，所述第三導(dǎo)電結(jié)構(gòu)234與靜電電壓端連接。因此，所述第一柵極與源區(qū)外延層223接地，所述漏區(qū)外延層233與靜電電壓端連接，即所述源區(qū)接地，所述漏區(qū)與靜電電壓端連接。

在本實(shí)施例中，還包括在第二柵極和第三柵極頂部分別形成第四導(dǎo)電結(jié)構(gòu)，所述第二柵極通過(guò)第四導(dǎo)電結(jié)構(gòu)與靜電電壓端連接；所述第三柵極通過(guò)第四導(dǎo)電結(jié)構(gòu)與靜電電壓端連接。

在本實(shí)施例中，在最靠近第一柵極結(jié)構(gòu)212的第三柵極結(jié)構(gòu)232兩側(cè)分別具有輕摻雜區(qū)213和漏區(qū)外延層233，所述第三柵極結(jié)構(gòu)232、輕摻雜區(qū)213和漏區(qū)外延層233構(gòu)成晶體管結(jié)構(gòu)。所述第三柵極接入靜電電壓時(shí)，在所述第三柵極結(jié)構(gòu)232底部的第三鰭部231內(nèi)溝道區(qū)開(kāi)啟，靜電電壓驅(qū)動(dòng)靜電電荷自漏區(qū)外延層233流入輕摻雜區(qū)213。

所述靜電電荷在所述第一柵極結(jié)構(gòu)212一側(cè)的輕摻雜區(qū)213內(nèi)積聚，所述輕摻雜區(qū)213內(nèi)的電勢(shì)抬高，直至第一柵極結(jié)構(gòu)213底部的第一阱區(qū)與輕摻雜區(qū)213之間的pn結(jié)導(dǎo)通，所述靜電電荷受導(dǎo)通電流驅(qū)動(dòng)，流入源區(qū)外延層223內(nèi)。所述靜電電荷自源區(qū)外延層223通過(guò)所述第二導(dǎo)電結(jié)構(gòu)224得到釋放。

而在第二區(qū)域220內(nèi)，在最靠近第一柵極結(jié)構(gòu)212的第二柵極結(jié)構(gòu)222兩側(cè)分別具有源區(qū)外延層223。當(dāng)?shù)诙艠O接入靜電電壓時(shí)，在所述第二柵極結(jié)構(gòu)222底部的第二鰭部221內(nèi)溝道區(qū)開(kāi)啟，靜電電壓驅(qū)動(dòng)靜電電荷自第一柵極結(jié)構(gòu)212與第二柵極結(jié)構(gòu)222之間的源區(qū)外延層223、流入相鄰第二柵極結(jié)構(gòu)222之間的源區(qū)外延層223內(nèi)，并進(jìn)一步通過(guò)所述第二導(dǎo)電結(jié)構(gòu)224得到釋放。

相應(yīng)的，本發(fā)明實(shí)施例還提供一種采用上述方法所形成的靜電放電保護(hù)結(jié)構(gòu)，請(qǐng)繼續(xù)參考圖12和圖13，包括：襯底200，所述襯底具有第一區(qū)域210、第二區(qū)域220和第三區(qū)域230，所述第一區(qū)域210兩側(cè)分別與第二區(qū)域220和 第三區(qū)域230相鄰；位于襯底200第一區(qū)域210表面的若干平行排列的第一鰭部211，所述第一鰭部211具有延伸至第二區(qū)域220的第一端以及延伸至第三區(qū)域230的第二端；位于襯底200第二區(qū)域220表面的第二鰭部221，所述第二鰭部221與若干第一鰭部211的第一端連接；位于襯底200第三區(qū)域230表面的第三鰭部231，所述第三鰭部231與若干第一鰭部211的第二端連接；位于所述襯底200表面的隔離層201，所述隔離層201覆蓋所述第一鰭部211、第二鰭部221和第三鰭部231的部分側(cè)壁，且所述隔離層201表面低于所述第一鰭部211、第二鰭部221和第三鰭部231的頂部表面；橫跨若干第一鰭部211的第一柵極結(jié)構(gòu)212，所述第一柵極結(jié)構(gòu)212位于部分第一鰭部211的側(cè)壁和頂部表面；位于第二鰭部221和部分第一鰭部211內(nèi)的源區(qū)；位于第三鰭部231內(nèi)的漏區(qū)。

以下將結(jié)合附圖進(jìn)行說(shuō)明。

在本實(shí)施例中，所述襯底200、第一鰭部211、第二鰭部221和第三鰭部231內(nèi)具有阱區(qū)；所述阱區(qū)內(nèi)具有n型離子。所述源區(qū)和漏區(qū)內(nèi)具有p型離子。在其它實(shí)施例中，所述阱區(qū)內(nèi)具有p型離子。所述源區(qū)和漏區(qū)內(nèi)具有n型離子。所述源區(qū)頂部具有第二導(dǎo)電結(jié)構(gòu)224；所述第二導(dǎo)電結(jié)構(gòu)224接地。所述漏區(qū)頂部具有第三導(dǎo)電結(jié)構(gòu)234；所述第三導(dǎo)電結(jié)構(gòu)234與靜電電壓端連接。

在本實(shí)施例中，還包括：位于第二區(qū)域220內(nèi)的若干第二柵極結(jié)構(gòu)222，所述第二柵極結(jié)構(gòu)222至少位于第二鰭部221頂部表面，若干第二柵極結(jié)構(gòu)222平行排列，且所述第二柵極結(jié)構(gòu)222平行于第一柵極結(jié)構(gòu)212。所述第二柵極結(jié)構(gòu)222包括第二柵極；所述第二柵極與靜電電壓端連接。

所述源區(qū)包括：位于相鄰第二柵極結(jié)構(gòu)222之間、以及第一柵極結(jié)構(gòu)212與第二柵極結(jié)構(gòu)222之間的源區(qū)外延層223，所述源區(qū)外延層223位于所述第一鰭部211和第二鰭部221的頂部。其中，所述源區(qū)外延層223的材料為硅或硅鍺；所述源區(qū)外延層223內(nèi)摻雜有p型離子。

在本實(shí)施例中，還包括：位于第三區(qū)域230內(nèi)的若干第三柵極結(jié)構(gòu)232，所述第三柵極結(jié)構(gòu)232至少位于第三鰭部231頂部表面，若干第三柵極結(jié)構(gòu) 232平行排列，且所述第三柵極結(jié)構(gòu)232平行于第一柵極結(jié)構(gòu)212。所述第三柵極結(jié)構(gòu)232包括第三柵極；所述第三柵極與靜電電壓端連接。

所述漏區(qū)包括：位于相鄰第三柵極結(jié)構(gòu)232之間的漏區(qū)外延層233，所述漏區(qū)外延層233位于所述第三鰭部231的頂部。所述漏區(qū)外延層233的材料為硅或硅鍺；所述漏區(qū)外延層233內(nèi)摻雜有p型離子。

在本實(shí)施例中，還包括：位于第一柵極結(jié)構(gòu)212兩側(cè)的第一鰭部211內(nèi)的輕摻雜區(qū)213；其中，一側(cè)的輕摻雜區(qū)213位于第一柵極結(jié)構(gòu)212與第三柵極結(jié)構(gòu)232之間。所述第一柵極結(jié)構(gòu)212包括第一柵極。所述第一柵極頂部具有第一導(dǎo)電結(jié)構(gòu)214；所述第一導(dǎo)電結(jié)構(gòu)214接地。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。