本發(fā)明涉及半導(dǎo)體制作技術(shù)領(lǐng)域，特別涉及一種半導(dǎo)體結(jié)構(gòu)的形成方法。

背景技術(shù)：

隨著超大規(guī)模集成電路工藝技術(shù)的不斷進(jìn)步，半導(dǎo)體器件的特征尺寸不斷縮小，芯片面積持續(xù)增大，互連結(jié)構(gòu)的延遲時(shí)間已經(jīng)可以與器件門延遲時(shí)間相比較。人們面臨著如何克服由于連接長(zhǎng)度的急速增長(zhǎng)而帶來(lái)的RC(R指電阻，C指電容)延遲顯著增加的問(wèn)題。特別是由于金屬布線間電容的影響日益嚴(yán)重，造成器件性能大幅度下降，已經(jīng)成為半導(dǎo)體工業(yè)進(jìn)一步發(fā)展的關(guān)鍵制約因素。為了減小互連造成的RC延遲，現(xiàn)已采用了多種措施。

互連結(jié)構(gòu)之間的寄生電容和互連電阻造成了信號(hào)的傳輸延遲。由于銅具有較低的電阻率，優(yōu)越的抗電遷移特性和高的可靠性，能夠降低金屬的互連電阻，進(jìn)而減小總的互連延遲效應(yīng)，現(xiàn)已由常規(guī)的鋁互連改變?yōu)榈碗娮璧你~互連。同時(shí)降低互連之間的電容同樣可以減小延遲，而寄生電容C正比于電路層絕緣介質(zhì)的相對(duì)介電常數(shù)k，因此使用低k材料作為不同電路層的絕緣介質(zhì)代替?zhèn)鹘y(tǒng)的SiO₂介質(zhì)已成為滿足高速芯片的發(fā)展的需要。

然而，現(xiàn)有技術(shù)形成的半導(dǎo)體結(jié)構(gòu)的電學(xué)性能仍有待提高。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的問(wèn)題是提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，改善形成的開口側(cè)壁形貌，從而提高半導(dǎo)體結(jié)構(gòu)的擊穿電壓，改善半導(dǎo)體結(jié)構(gòu)的與時(shí)間相關(guān)介電擊穿問(wèn)題。

為解決上述問(wèn)題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：提供基底，所述基底表面形成有介質(zhì)層；采用第一刻蝕工藝刻蝕去除第一厚度的介質(zhì)層，在所述介質(zhì)層中形成預(yù)開口；采用沉積工藝，在所述預(yù)開口底部和側(cè)壁表面沉積硅層；采用第二刻蝕工藝，刻蝕去除位于所述預(yù)開口底部表面的硅層，暴露出所述預(yù)開口底部；繼續(xù)采用第二刻蝕工藝，刻蝕去除位于所 述暴露出的預(yù)開口底部下方的第二厚度的介質(zhì)層；重復(fù)循環(huán)所述沉積工藝、第二刻蝕工藝，直至形成貫穿所述介質(zhì)層的開口，所述開口底部暴露出基底表面；形成填充滿所述開口的導(dǎo)電層。

可選的，所述第二刻蝕工藝對(duì)預(yù)開口底部表面的硅層的刻蝕速率大于對(duì)預(yù)開口側(cè)壁表面的硅層的刻蝕速率。

可選的，形成所述硅層的方法包括：將所述基底以及具有預(yù)開口的介質(zhì)層置于處理腔室內(nèi)，且處理腔室內(nèi)壁材料包括硅；提供等離子體，所述等離子體在直流偏置電壓的作用下轟擊處理腔室內(nèi)壁，使處理腔室內(nèi)壁的硅原子脫落，所述脫落的硅原子附著在預(yù)開口的底部表面和側(cè)壁表面，形成所述硅層。

可選的，所述處理腔室與所述第一刻蝕工藝的刻蝕腔室、第二刻蝕工藝的刻蝕腔室為同一個(gè)腔室。

可選的，形成所述硅層的工藝參數(shù)為：N₂流量為50sccm至500sccm，Ar流量為50sccm至500sccm，處理腔室壓強(qiáng)為5毫托至200毫托，等離子體射頻功率為50瓦至1000瓦，偏置射頻功率為0瓦至200瓦，直流偏置電壓為-100V至-1000V。

可選的，所述硅層的厚度為5埃至50埃。

可選的，所述開口包括相互貫穿的通孔以及溝槽，其中，所述通孔位于溝槽與基底之間，且所述通孔的寬度尺寸小于溝槽的寬度尺寸。

可選的，形成所述預(yù)開口的工藝步驟包括：在所述介質(zhì)層表面形成第一掩膜層，所述第一掩膜層內(nèi)形成有暴露出部分介質(zhì)層表面的第一凹槽；然后形成覆蓋于第一掩膜層表面以及第一凹槽暴露出的部分介質(zhì)層表面的第二掩膜層，所述第二掩膜層內(nèi)形成有第二凹槽，且所述第二凹槽的寬度尺寸小于第一凹槽的寬度尺寸；以所述第二掩膜層為掩膜，刻蝕去除第一厚度的介質(zhì)層，形成所述預(yù)開口。

可選的，所述第一厚度大于等于介質(zhì)層厚度的75％、且小于等于介質(zhì)層厚度的90％。

可選的，以所述第一掩膜層為掩膜，進(jìn)行所述第二刻蝕工藝，所述第二刻蝕工藝還刻蝕第一掩膜層暴露出的介質(zhì)層。

可選的，所述硅層還位于第一掩膜層表面、第一掩膜層暴露出的介質(zhì)層頂部表面；所述第二刻蝕工藝還刻蝕去除位于第一掩膜層表面、以及第一掩膜層暴露出的介質(zhì)層頂部表面的硅層。

可選的，在所述預(yù)開口側(cè)壁表面的硅層被完全刻蝕去除之前，停止所述第二刻蝕工藝。

可選的，在所述預(yù)開口側(cè)壁表面的硅層被完全刻蝕去除時(shí)，停止所述第二刻蝕工藝。

可選的，所述第二刻蝕工藝的工藝參數(shù)為：CH₄流量為50sccm至500sccm，CHF₃流量為50sccm至500sccm，N₂流量為50sccm至500sccm，C₄F₆流量為0sccm至200sccm，刻蝕腔室壓強(qiáng)為5毫托至200毫托，射頻源功率為50瓦至1000瓦，偏置功率為0V至5000V。

可選的，在所述介質(zhì)層表面形成第一掩膜層，所述第一掩膜層內(nèi)形成有暴露出部分介質(zhì)層表面的第一凹槽；以所述第一掩膜層為掩膜，進(jìn)行所述第一刻蝕工藝；以所述第一掩膜層為掩膜，進(jìn)行所述第二刻蝕工藝。

可選的，所述第一掩膜層的材料為SiN、SiC、SiCN、Ta、Ti、Tu、TaN、TiN、TuN或WN。

可選的，所述介質(zhì)層為疊層結(jié)構(gòu)，所述介質(zhì)層包括刻蝕停止層以及位于刻蝕停止層表面的主介質(zhì)層。

可選的，所述介質(zhì)層為單層結(jié)構(gòu)，所述介質(zhì)層包括主介質(zhì)層。

可選的，所述主介質(zhì)層的材料為氧化硅、低k介質(zhì)材料或超低k介質(zhì)材料。

可選的，所述導(dǎo)電層包括：位于開口底部和側(cè)壁表面的擴(kuò)散阻擋層、以及位于擴(kuò)散阻擋層表面且填充滿開口的導(dǎo)電體層。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明提供的半導(dǎo)體結(jié)構(gòu)的形成方法的技術(shù)方案中，采用第一刻蝕工藝 刻蝕去除第一厚度的介質(zhì)層，在介質(zhì)層中形成預(yù)開口；然后采用沉積工藝在所述預(yù)開口底部和側(cè)壁表面沉積硅層；接著采用第二刻蝕工藝，刻蝕去除位于所述預(yù)開口底部表面的硅層，且刻蝕去除位于預(yù)開口下方的第二厚度的介質(zhì)層；重復(fù)循環(huán)所述沉積工藝、第二刻蝕工藝，直至形成貫穿所述介質(zhì)層的開口，所述開口底部暴露出基底表面；形成填充滿所述開口的導(dǎo)電層。由于在第二刻蝕工藝過(guò)程中，位于預(yù)開口側(cè)壁表面的硅層對(duì)預(yù)開口側(cè)壁表面起到保護(hù)作用，使得在預(yù)開口基礎(chǔ)上形成的開口具有良好的側(cè)壁形貌，從而提高在開口內(nèi)形成的導(dǎo)電層的質(zhì)量，改善介質(zhì)層與導(dǎo)電層之間的界面性能，避免導(dǎo)電層向介質(zhì)層內(nèi)凹陷，進(jìn)而提高半導(dǎo)體結(jié)構(gòu)的擊穿電壓，改善與時(shí)間相關(guān)介質(zhì)擊穿問(wèn)題。

進(jìn)一步，形成硅層的處理腔室與第一刻蝕工藝的刻蝕腔室、第二刻蝕工藝的刻蝕腔室為同一個(gè)腔室，從而減少了半導(dǎo)體結(jié)構(gòu)進(jìn)出腔室的所需的時(shí)間，且避免對(duì)半導(dǎo)體結(jié)構(gòu)造成二次污染，進(jìn)一步改善形成的半導(dǎo)體結(jié)構(gòu)的電學(xué)性能。

更進(jìn)一步，本發(fā)明中第一厚度大于等于介質(zhì)層厚度的75％、且小于等于介質(zhì)層厚度的90％，使得形成的預(yù)開口的深度適中，避免預(yù)開口過(guò)淺導(dǎo)致溝槽形成之后而通孔底部未暴露出基底表面，且避免開口過(guò)深導(dǎo)致基底內(nèi)的底層金屬層暴露在第二刻蝕工藝的刻蝕環(huán)境中的時(shí)間過(guò)長(zhǎng)。

附圖說(shuō)明

圖1為現(xiàn)有技術(shù)形成的半導(dǎo)體結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖；

圖2至圖11為本發(fā)明一實(shí)施例提供的半導(dǎo)體結(jié)構(gòu)形成過(guò)程的剖面結(jié)構(gòu)示意圖；

圖12至圖16為本發(fā)明另一實(shí)施例提供的半導(dǎo)體結(jié)構(gòu)形成過(guò)程的剖面結(jié)構(gòu)示意圖。

具體實(shí)施方式

由背景技術(shù)可知，現(xiàn)有技術(shù)形成的半導(dǎo)體結(jié)構(gòu)的電學(xué)性能有待提高，例如，半導(dǎo)體結(jié)構(gòu)的擊穿電壓(VBD：Breakdown Voltage)低，且存在時(shí)間相關(guān)介質(zhì)擊穿(TDDB：Time Dependent Dielectric Breakdown)問(wèn)題。

參考圖1，半導(dǎo)體結(jié)構(gòu)的形成包括以下步驟：提供基底100，所述基底100內(nèi)形成有底層金屬層101；在所述基底100表面形成介質(zhì)層102；刻蝕所述介質(zhì)層102形成貫穿所述介質(zhì)層102厚度的開口103；形成填充滿所述開口103的導(dǎo)電層，所述導(dǎo)電層與底層金屬層101電連接。

經(jīng)研究發(fā)現(xiàn)，導(dǎo)致半導(dǎo)體結(jié)構(gòu)的擊穿電壓低、時(shí)間相關(guān)介質(zhì)擊穿問(wèn)題顯著的原因在于：在開口103內(nèi)填充的導(dǎo)電層的性能較差；導(dǎo)電層側(cè)壁與介質(zhì)層102側(cè)壁接觸不夠緊密，導(dǎo)電層與介質(zhì)層102之間的界面性能差；并且，相鄰導(dǎo)電層之間距離較近，相鄰導(dǎo)電層之間容易發(fā)生電擊穿。

進(jìn)一步研究發(fā)現(xiàn)，刻蝕介質(zhì)層102形成開口103的過(guò)程中，刻蝕工藝難免對(duì)開口103側(cè)壁造成刻蝕，并且刻蝕工藝對(duì)開口103側(cè)壁的刻蝕速率難以控制，導(dǎo)致形成的開口103側(cè)壁表面不再為平滑過(guò)渡的表面，開口103側(cè)壁處出現(xiàn)缺陷區(qū)域104，所述缺陷區(qū)域104的存在會(huì)導(dǎo)致形成的導(dǎo)電層質(zhì)量較差，且導(dǎo)電層與介質(zhì)層102之間的界面性能差，導(dǎo)電層中的金屬離子易沿著所述性能差的界面擴(kuò)散而發(fā)生電遷移。當(dāng)缺陷區(qū)域104為碗狀缺陷(bowl profile defect)時(shí)，由于碗狀缺陷向介質(zhì)層102內(nèi)凹陷，使得碗狀缺陷內(nèi)的導(dǎo)電層也向介質(zhì)層102內(nèi)凹陷，進(jìn)而造成相鄰導(dǎo)電層之間的距離縮短，因此半導(dǎo)體結(jié)構(gòu)內(nèi)易發(fā)生電擊穿，且時(shí)間相關(guān)介質(zhì)擊穿問(wèn)題嚴(yán)重。

為此，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，采用第一刻蝕工藝刻蝕去除第一厚度的介質(zhì)層，在介質(zhì)層中形成預(yù)開口；然后采用沉積工藝在所述預(yù)開口底部和側(cè)壁表面沉積硅層；接著采用第二刻蝕工藝，刻蝕去除位于所述預(yù)開口底部表面的硅層、以及位于預(yù)開口下方的第二厚度的介質(zhì)層；重復(fù)循環(huán)所述沉積工藝、第二刻蝕工藝，直至形成貫穿所述介質(zhì)層的開口，所述開口底部暴露出基底表面；形成填充滿所述開口的導(dǎo)電層。本發(fā)明改善介質(zhì)層內(nèi)形成的開口的形貌，從而提高在開口內(nèi)形成的導(dǎo)電層的質(zhì)量，改善介質(zhì)層與導(dǎo)電層之間的界面性能，避免導(dǎo)電層向介質(zhì)層內(nèi)凹陷，進(jìn)而提高半導(dǎo)體結(jié)構(gòu)的擊穿電壓，改善與時(shí)間相關(guān)介質(zhì)擊穿問(wèn)題。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說(shuō)明。

圖2至圖11為本發(fā)明一實(shí)施例提供的半導(dǎo)體結(jié)構(gòu)形成過(guò)程的剖面結(jié)構(gòu)示意圖。

參考圖2，提供基底200以及位于基底200表面的介質(zhì)層，所述基底200內(nèi)形成有底層金屬層201。

所述基底200的材料為硅、鍺、鍺化硅、碳化硅或砷化鎵；所述基底200的材料還可以為單晶硅、多晶硅、非晶硅或絕緣體上的硅。

所述基底200表面還可以形成有若干界面層或外延層以提高半導(dǎo)體結(jié)構(gòu)的電學(xué)性能。所述基底200內(nèi)還可以形成有半導(dǎo)體器件，所述半導(dǎo)體器件為PMOS晶體管、NMOS晶體管、CMOS晶體管、電容器、電阻器或電感器。

本實(shí)施例中，所述基底200為硅基底。

所述底層金屬層201用于與待形成的導(dǎo)電層相連接，也可用于后續(xù)形成的導(dǎo)電層與外部或其他金屬層的電連接。所述底層金屬層201的材料為Cu、Al或W等導(dǎo)電材料。

所述介質(zhì)層為單層結(jié)構(gòu)或疊層結(jié)構(gòu)。本實(shí)施例中，所述介質(zhì)層為疊層結(jié)構(gòu)，所述介質(zhì)層包括刻蝕阻擋層202以及位于刻蝕阻擋層202表面的主介質(zhì)層203。在其他實(shí)施例中，介質(zhì)層也可以為主介質(zhì)層的單層結(jié)構(gòu)。

所述刻蝕阻擋層202在后續(xù)起到刻蝕阻擋作用，后續(xù)刻蝕主介質(zhì)層203的刻蝕工藝對(duì)刻蝕阻擋層202的刻蝕速率較小，從而起到刻蝕停止作用，防止對(duì)基底200或底層金屬層201造成過(guò)刻蝕。所述刻蝕阻擋層202的材料與主介質(zhì)層203的材料不同。

所述刻蝕阻擋層202的材料為氮化硅、氮氧化硅或碳氮化硅。本實(shí)施例中，所述刻蝕阻擋層202的材料為碳氮化硅。

所述主介質(zhì)層203的材料為二氧化硅、低k介質(zhì)材料(低k介質(zhì)材料指相對(duì)介電常數(shù)大于等于2.6、小于3.9的介質(zhì)材料)或超低k介質(zhì)材料(超低k介質(zhì)材料指相對(duì)介電常數(shù)小于2.6的介質(zhì)材料)。

所述主介質(zhì)層203的材料為低k介質(zhì)材料或超低k介質(zhì)材料時(shí)，主介質(zhì)層203的材料為SiOH、SiCOH、FSG(摻氟的二氧化硅)、BSG(摻硼的二氧 化硅)、PSG(摻磷的二氧化硅)、BPSG(摻硼磷的二氧化硅)、氫化硅倍半氧烷(HSQ，(HSiO_1.5)_n)或甲基硅倍半氧烷(MSQ，(CH₃SiO_1.5)_n)。

本實(shí)施例中，所述主介質(zhì)層203的材料為超低k介質(zhì)材料，所述超低k介質(zhì)材料為SiCOH。

本實(shí)施例中，還包括步驟：在主介質(zhì)層203表面形成鈍化層(未圖示)，所述鈍化層起到保護(hù)主介質(zhì)層203的作用，主介質(zhì)層203的晶格常數(shù)與后續(xù)形成的掩膜層的晶格常數(shù)相差較大，而鈍化層的晶格常數(shù)位于二者之間，因此鈍化層也起到過(guò)渡作用，避免由于晶格常數(shù)突變而對(duì)主介質(zhì)層203施加應(yīng)力造成主介質(zhì)層203變形。鈍化層的材料為氧化硅或含碳氧化硅。

后續(xù)刻蝕介質(zhì)層形成貫穿介質(zhì)層的開口，所述開口為單大馬士革開口或雙大馬士革開口。本實(shí)施例中，后續(xù)形成的開口包括相互貫穿的通孔以及溝槽，其中，所述通孔位于溝槽與基底200之間，且所述通孔的寬度尺寸小于溝槽的寬度尺寸；可以采用先形成通孔后形成溝槽(via first trench last)、先形成溝槽后形成通孔(trench first via last)或同時(shí)形成通孔和溝槽(via and trench all-in one etch)的方法形成雙大馬士革開口。本實(shí)施例以后續(xù)形成的開口為雙大馬士革開口，且采用同時(shí)形成通孔和溝槽的方法作為示例。

參考圖3，在所述介質(zhì)層表面形成第一掩膜層205，所述第一掩膜層205內(nèi)形成有暴露出部分介質(zhì)層表面的第一凹槽206。

所述第一凹槽206定義出后續(xù)形成的溝槽的位置和尺寸。所述第一掩膜層205為單層結(jié)構(gòu)或疊層結(jié)構(gòu)，所述第一掩膜層205可以為介質(zhì)掩膜層的單層結(jié)構(gòu)、金屬掩膜層的單層結(jié)構(gòu)、或者介質(zhì)掩膜層以及位于介質(zhì)掩膜層表面的金屬掩膜層的疊層結(jié)構(gòu)，其中，介質(zhì)掩膜層的材料為SiN、SiC、SiCN，金屬掩膜層的材料為Ta、Ti、Tu、TaN、TiN、TuN或WN。

本實(shí)施例中，所述第一掩膜層205為單層結(jié)構(gòu)，第一掩膜層205的材料為TiN。

參考圖4，形成覆蓋于第一掩膜層205表面以及第一凹槽205(參考圖3)暴露出的部分介質(zhì)層表面的第二掩膜層，所述第二掩膜層內(nèi)形成有第二凹槽207。

所述第二凹槽207定義出后續(xù)形成的通孔的位置和尺寸，且所述第二凹槽207與第一凹槽206投影于基底200表面的圖形具有重合的部分。本實(shí)施例中，所述第二凹槽207位于第一凹槽206上方，第二凹槽207的寬度尺寸小于第一凹槽206的寬度尺寸，即第二凹槽207投影于基底200表面的圖形位于第一凹槽206投影于基底200表面的圖形內(nèi)。

本實(shí)施例中，所述第二掩膜層包括有機(jī)分布層208、位于有機(jī)分布層208表面的底部抗反射涂層209、以及位于底部抗反射涂層209表面的光刻膠層210，其中，所述第二凹槽207貫穿所述光刻膠層210且暴露出底部抗反射涂層209表面。

在其他實(shí)施例中，所述第二掩膜層可以為光刻膠層的單層結(jié)構(gòu)、或者底部抗反射涂層和光刻膠層的疊層結(jié)構(gòu)、或者為光刻膠層和頂部抗反射涂層的疊層結(jié)構(gòu)。

參考圖5，以所述第二掩膜層為掩膜，沿第二凹槽207(參考圖4)采用第一刻蝕工藝刻蝕去除第一厚度的介質(zhì)層，在所述介質(zhì)層中形成預(yù)開口211。本實(shí)施例中，第一刻蝕工藝刻蝕去除部分厚度的主介質(zhì)層203，在所述主介質(zhì)層203中形成預(yù)開口211。在刻蝕去除部分厚度的主介質(zhì)層203之前，還包括步驟：沿第二凹槽207依次刻蝕底部抗反射涂層209(參考圖4)以及有機(jī)分布層208(參考圖4)，直至主介質(zhì)層203頂部表面被暴露出來(lái)。

采用干法刻蝕工藝刻蝕所述主介質(zhì)層203。在一個(gè)具體實(shí)施例中，所述干法刻蝕工藝的刻蝕氣體包括CH₂F₂、C₄F₆、CF₄或CHF₃，為了減小干法刻蝕工藝對(duì)主介質(zhì)層203造成的刻蝕損傷，所述干法刻蝕工藝的刻蝕氣體還可以包括O₂。

本實(shí)施例中，采用同步脈沖刻蝕工藝刻蝕去除部分厚度的主介質(zhì)層203的工藝參數(shù)為：N₂流量為50sccm至200sccm，C₄F₆流量為50sccm至200sccm，Ar流量為0sccm至200sccm，CF₄流量為0sccm至100sccm，CH₂F₂流量為0sccm至100sccm，刻蝕腔室壓強(qiáng)為10毫托至200毫托，提供等離子體射頻功率為100瓦至500瓦，提供偏置射頻功率為0瓦至200瓦，等離子體射頻功率的占空比為10％至80％，偏置射頻功率的占空比為10％至80％。

本實(shí)施例在干法刻蝕工藝過(guò)程中，光刻膠層210(參考圖4)以及底部抗反射涂層209(參考圖4)被消耗，因此在刻蝕去除部分厚度的介質(zhì)層203之后，只需要刻蝕去除有機(jī)分布層208(參考圖4)即可。在其他實(shí)施例中，若在刻蝕去除部分厚度的介質(zhì)層之后，介質(zhì)層上方仍有部分厚度的光刻膠層，則需要刻蝕去除光刻膠層、底部抗反射涂層以及有機(jī)分布層。

所述預(yù)開口211的深度不宜過(guò)淺，預(yù)開口211的深度與第一厚度相同，否則后續(xù)形成的通孔的深度尺寸過(guò)??；若所述預(yù)開口211的深度過(guò)深，則后續(xù)刻蝕工藝過(guò)程中通孔會(huì)比溝槽先形成，使得底層金屬層201較長(zhǎng)時(shí)間段的暴露在刻蝕環(huán)境中，容易對(duì)底層金屬層201造成刻蝕損傷。

為此，本實(shí)施例中，所述預(yù)開口211的深度大于等于介質(zhì)層厚度的75％、且小于等于介質(zhì)層厚度的90％，即，第一厚度大于等于介質(zhì)層厚度的75％、且小于等于介質(zhì)層厚度的90％。由于與主介質(zhì)層203的厚度相比，刻蝕停止層202的厚度可以忽略不計(jì)，并且刻蝕工藝對(duì)刻蝕停止層202與對(duì)主介質(zhì)層203具有較大的刻蝕選擇比，因此，可以認(rèn)為，所述第一厚度大于等于主介質(zhì)層203厚度的75％、且小于等于主介質(zhì)層203厚度的90％。所述預(yù)開口211的剖面形貌為倒梯形，所述預(yù)開口211的側(cè)壁表面也可以垂直于基底200表面。

參考圖6，采用沉積工藝，在所述預(yù)開口211底部和側(cè)壁表面沉積硅層212。

本實(shí)施例中，所述硅層212不僅位于預(yù)開口211底部和側(cè)壁表面，還位于第一掩膜層205表面，且所述硅層212還位于第一掩膜層205暴露出的主介質(zhì)層203頂部表面。后續(xù)的刻蝕工藝過(guò)程中，位于第一掩膜層205表面、主介質(zhì)層203頂部表面以及預(yù)開口211底部表面的硅層212會(huì)被刻蝕去除。

位于預(yù)開口211底部和側(cè)壁表面的硅層212的作用在于：后續(xù)刻蝕工藝中，刻蝕工藝對(duì)預(yù)開口211底部表面的硅層212的刻蝕速率大于對(duì)預(yù)開口211側(cè)壁表面的硅層212的刻蝕速率，使得在刻蝕預(yù)開口211下方的部分介質(zhì)層的過(guò)程中，預(yù)開口211側(cè)壁表面被硅層212覆蓋，避免預(yù)開口211側(cè)壁表面暴露在刻蝕環(huán)境中，后續(xù)在預(yù)開口211的基礎(chǔ)上形成開口，使得形成的開口 側(cè)壁表面形貌良好，避免形成的開口側(cè)壁受到刻蝕損傷。

形成所述硅層212的方法包括：將所述基底200以及具有預(yù)開口211的介質(zhì)層置于處理腔室內(nèi)，且處理腔室內(nèi)壁材料包括硅；提供等離子體，所述等離子體在直流偏置電壓的作用下轟擊處理腔室內(nèi)壁，使處理腔室內(nèi)壁的硅原子脫落，所述脫落的硅原子附著在預(yù)開口211的底部表面和側(cè)壁表面，所述脫落的硅原子還附著在第一掩膜層205表面、以及介質(zhì)層頂部表面，形成所述硅層212。

具體的，在一個(gè)實(shí)施例中，將Ar氣體等離子體化形成Ar等離子體，在直流偏置電壓的作用下，Ar等離子體轟擊處理腔室內(nèi)壁。在另一實(shí)施例中，將N₂氣體等離子體化形成N等離子體，在直流偏置電壓的作用下，N等離子體轟擊處理腔室內(nèi)壁。

需要說(shuō)明的是，在沉積工藝過(guò)程中，等離子體在直流偏置電壓作用下轟擊的目標(biāo)為處理腔室內(nèi)壁，因此需要根據(jù)等離子體帶電的正負(fù)性，確定直流偏置電壓的正負(fù)性，從而使等離子體對(duì)處理腔室內(nèi)壁進(jìn)行轟擊，而不會(huì)對(duì)介質(zhì)層進(jìn)行轟擊。

本實(shí)施例中，形成所述硅層212的工藝參數(shù)為：N₂流量為50sccm至500sccm，Ar流量為50sccm至500sccm，處理腔室壓強(qiáng)為5毫托至200毫托，等離子體射頻功率為50瓦至1000瓦，偏置射頻功率為0瓦至200瓦，直流偏置電壓為-100V至-1000V。

其中，直流偏置電壓為-100V至-1000V的意義在于：在所述直流偏置電壓作用下，N等離子體、Ar等離子體轟擊位于介質(zhì)層正上方的處理腔室內(nèi)壁，在直流偏置電壓的作用下等離子體獲得能夠轟擊位于介質(zhì)層正上方的處理腔室內(nèi)壁的動(dòng)能。

在其他實(shí)施例中，若處理腔室內(nèi)壁的材料不包括硅原子，則形成硅層的方法為：提供硅靶材，采用等離子體在直流偏置功率的作用下轟擊硅靶材，使硅原子從硅靶材上脫落附著在開口的底部和側(cè)壁表面，從而形成硅層。

本實(shí)施例中，形成的硅層212的厚度不宜過(guò)厚，否則后續(xù)刻蝕去除預(yù)開口211底部的硅層212所需的刻蝕時(shí)間過(guò)長(zhǎng)，不利于縮短半導(dǎo)體結(jié)構(gòu)的生產(chǎn) 周期；形成的硅層212的厚度也不宜過(guò)薄，否則位于預(yù)開口211側(cè)壁表面的硅層212起到的保護(hù)作用過(guò)弱，位于預(yù)開口211側(cè)壁表面的硅層212在后續(xù)的刻蝕工藝中容易被去除，造成預(yù)開口211側(cè)壁暴露在刻蝕環(huán)境中，容易導(dǎo)致形成的開口側(cè)壁形貌差。

為此，本實(shí)施例中，所述硅層212的厚度為5埃至50埃，從而使得后續(xù)刻蝕工藝刻蝕去除位于預(yù)開口211底部表面的硅層212所需的刻蝕時(shí)間較短，減少刻蝕工藝對(duì)主介質(zhì)層203造成的不良影響，并且位于預(yù)開口211側(cè)壁表面的硅層212對(duì)預(yù)開口211側(cè)壁具有足夠的保護(hù)作用。

本實(shí)施例中，第一刻蝕工藝的刻蝕腔室、形成硅層212的處理腔室、以及后續(xù)第二刻蝕工藝的刻蝕腔室為同一個(gè)腔室，不僅能夠提高生產(chǎn)效率，還能夠避免外界環(huán)境對(duì)預(yù)開口211造成二次污染。

參考圖7，采用第二刻蝕工藝，刻蝕去除位于所述預(yù)開口211底部表面的硅層212(參考圖6)，暴露出預(yù)開口211底部表面；繼續(xù)采用第二刻蝕工藝，刻蝕去除位于所述暴露出的預(yù)開口211底部下方的第二厚度的介質(zhì)層。

本實(shí)施例中，所述第二刻蝕工藝以第一掩膜層205(參考圖3)為掩膜，沿第一凹槽206(參考圖3)刻蝕位于預(yù)開口211底部表面的硅層212、位于預(yù)開口211下方的部分介質(zhì)層；所述第二刻蝕工藝還刻蝕去除位于第一掩膜層205表面的硅層212，刻蝕去除介質(zhì)層頂部表面硅層212，還刻蝕去除未被第一掩膜層205覆蓋的介質(zhì)層。

所述第二刻蝕工藝對(duì)位于預(yù)開口211底部的硅層212的刻蝕速率大于對(duì)位于預(yù)開口211側(cè)壁表面的硅層212的刻蝕速率，且第二刻蝕工藝對(duì)位于第掩膜層205表面的硅層212的刻蝕速率大于對(duì)位于預(yù)開口211側(cè)壁表面的硅層212的刻蝕速率。隨著第二刻蝕工藝進(jìn)行時(shí)間的推移，所述預(yù)開口211底部表面的硅層212以及預(yù)開口下方的部分介質(zhì)層被刻蝕去除，因此，預(yù)開口211的底部位置向基底200表面方向下移。且由于第二刻蝕工藝還對(duì)第一掩膜層205暴露出的介質(zhì)層進(jìn)行刻蝕，因此，與進(jìn)行第二刻蝕工藝之前的預(yù)開口211頂部寬度尺寸相比，在第二刻蝕工藝之后的預(yù)開口211的頂部寬度尺寸變大。第二刻蝕工藝之后的預(yù)開口211的頂部寬度尺寸與第一凹槽206的寬度 尺寸一致。

在一個(gè)實(shí)施例中，在所述預(yù)開口211側(cè)壁表面的硅層212被完全刻蝕去除之前，停止所述第二刻蝕工藝。在另一實(shí)施例中，在所述預(yù)開口211側(cè)壁表面的硅層212被完全刻蝕去除時(shí)，停止所述第二刻蝕工藝。在第二刻蝕工藝過(guò)程中，預(yù)開口211側(cè)壁表面被硅層212所保護(hù)，被硅層212保護(hù)的預(yù)開口211側(cè)壁表面免受刻蝕損傷，防止在預(yù)開口211側(cè)壁表面出現(xiàn)缺陷區(qū)域，從而避免在預(yù)開口211基礎(chǔ)上形成的開口側(cè)壁表面出現(xiàn)缺陷區(qū)域。

所述第二厚度與形成的硅層212、以及第二刻蝕工藝對(duì)位于預(yù)開口211側(cè)壁表面的硅層212的刻蝕速率有關(guān)。本實(shí)施例以位于預(yù)開口211側(cè)壁表面的硅層212被完全刻蝕去除時(shí)停止第二刻蝕工藝作為示例。在其他實(shí)施例中，為了更進(jìn)一步保護(hù)預(yù)開口211側(cè)壁表面，也可以在位于預(yù)開口211側(cè)壁表面的硅層212被完全刻蝕去除之前停止第二刻蝕工藝。

本實(shí)施例中，所述第二刻蝕工藝的工藝參數(shù)為：CH₄流量為50sccm至500sccm，CHF₃流量為50sccm至500sccm，N₂流量為50sccm至500sccm，C₄F₆流量為0sccm至200sccm，刻蝕腔室壓強(qiáng)為5毫托至200毫托，射頻源功率為50瓦至1000瓦，偏置功率為0V至5000V。

上述第二刻蝕工藝對(duì)位于預(yù)開口211側(cè)壁表面的硅層212的刻蝕速率小，對(duì)位于預(yù)開口211底部表面的硅層212的刻蝕速率大，且對(duì)位于預(yù)開口211底部的介質(zhì)層的刻蝕速率大，從而在使預(yù)開口211底部位置向基底200表面方向下移的速率較快，從而避免過(guò)早的將預(yù)開口211側(cè)壁表面的硅層212刻蝕去除，使得預(yù)開口211側(cè)壁表面的硅層212對(duì)預(yù)開口211側(cè)壁表面起到足夠的保護(hù)作用。

參考圖8，繼續(xù)采用沉積工藝，在所述預(yù)開口211底部和側(cè)壁表面沉積硅層212。

本實(shí)施例中，所述硅層212還位于第一掩膜層205表面、第一掩膜層205暴露出的介質(zhì)層頂部表面。有關(guān)硅層212的作用以及形成方法可參考前述圖6中形成硅層212的描述，在此不再贅述。

參考圖9，繼續(xù)采用第二刻蝕工藝，刻蝕去除位于所述預(yù)開口211底部表 面的硅層212(參考圖8)，刻蝕去除預(yù)開口211下方的第二厚度的介質(zhì)層。

本實(shí)施例中，以所述第一掩膜層205為掩膜，沿第一凹槽206刻蝕位于預(yù)開口211底部表面的硅層212、以及位于預(yù)開口211下方的部分介質(zhì)層；所述第二刻蝕工藝還刻蝕未被第一掩膜層205覆蓋的介質(zhì)層。

本實(shí)施例以位于預(yù)開口211側(cè)壁表面的硅層212被完全刻蝕去除時(shí)停止第二刻蝕工藝為例，在其他實(shí)施例中，也可以在位于預(yù)開口211側(cè)壁表面的硅層212被完全刻蝕去除之前停止第二刻蝕工藝。

所述第二厚度與第二刻蝕工藝前沉積的硅層212的厚度、第二刻蝕工藝對(duì)預(yù)開口211側(cè)壁表面的硅層212的刻蝕速率有關(guān)，因此所述工藝步驟中的第二厚度并非為固定值，所述工藝步驟中的第二厚度與圖7示出的第二刻蝕工藝中的第二厚度可以相同也可以不同。

參考圖10，重復(fù)循環(huán)進(jìn)行前述的沉積工藝、第二刻蝕工藝，直至形成貫穿所述介質(zhì)層的開口，所述開口底部暴露出基底200表面。

本實(shí)施例中，所述開口包括相互貫穿的通孔222以及溝槽221，其中，所述通孔222位于溝槽221與基底200之間，且所述通孔222的寬度尺寸小于溝槽221的寬度尺寸。

重復(fù)進(jìn)行前述的沉積工藝的次數(shù)、第二刻蝕工藝的次數(shù)可以根據(jù)待形成的開口深度、第一次刻蝕工藝形成的預(yù)開口211的深度、每一次第二刻蝕工藝刻蝕去除的介質(zhì)層的厚度來(lái)確定。由于在第二刻蝕工藝之前在預(yù)開口底部表面和側(cè)壁表面形成有硅層212，所述硅層212在第二刻蝕工藝過(guò)程中起到保護(hù)預(yù)開口211側(cè)壁的作用，防止第二刻蝕工藝對(duì)預(yù)開口211側(cè)壁表面造成刻蝕損傷，因此隨著第二刻蝕工藝進(jìn)行時(shí)間的推移，在預(yù)開口211基礎(chǔ)上形成的開口側(cè)壁具有良好的形貌，避免在開口側(cè)壁表面形成缺陷區(qū)域。本實(shí)施例中，通孔222側(cè)壁以及溝槽221側(cè)壁均具有良好的形貌。

本實(shí)施例中，由于主介質(zhì)層203與刻蝕停止層202的材料不同，因此在重復(fù)循環(huán)沉積工藝以及第二刻蝕工藝刻蝕主介質(zhì)層203至暴露出刻蝕停止層202之后，可以采用第三刻蝕工藝直接對(duì)刻蝕停止層202進(jìn)行刻蝕，所述第三刻蝕工藝對(duì)主介質(zhì)層203的刻蝕速率很小，因此不會(huì)對(duì)形成的開口側(cè)壁形貌 造成不良影響。

參考圖11，形成填充滿所述開口的導(dǎo)電層224。

本實(shí)施例中，所述導(dǎo)電層224填充滿所述通孔222(參考圖10)以及溝槽221(參考圖10)。

在一個(gè)具體實(shí)施例中，形成所述導(dǎo)電層224的工藝步驟包括：形成填充滿所述開口的導(dǎo)電膜，所述導(dǎo)電膜還覆蓋第一掩膜層205(參考圖10)表面；去除高于介質(zhì)層頂部表面的導(dǎo)電膜，形成填充滿開口的導(dǎo)電層221，且所述導(dǎo)電層221頂部表面與介質(zhì)層頂部表面齊平。

本實(shí)施例中，采用化學(xué)拋光工藝，去除高于介質(zhì)層頂部表面的導(dǎo)電膜以及第一掩膜層205。

所述導(dǎo)電層224為單層結(jié)構(gòu)或疊層結(jié)構(gòu)，所述導(dǎo)電層224的材料為TiN、Ti、Ta、TaN、WN、Cu、Al或W。

本實(shí)施例以導(dǎo)電層224為單層結(jié)構(gòu)為例，導(dǎo)電層224的材料為W。

在其他實(shí)施例中，導(dǎo)電層包括：位于所述開口底部和側(cè)壁表面的擴(kuò)散阻擋層、以及位于擴(kuò)散阻擋層表面且填充滿所述開口的導(dǎo)電體層。其中，所述導(dǎo)電阻擋層的材料為TiN、Ti、Ta、TaN或WN；所述導(dǎo)電體層的材料為Cu、Al或W。

由于開口側(cè)壁具有良好的形貌，避免在開口側(cè)壁表面產(chǎn)生缺陷區(qū)域，因此本實(shí)施例中在開口內(nèi)填充的導(dǎo)電層224具有良好的質(zhì)量，所述導(dǎo)電層224側(cè)壁與介質(zhì)層側(cè)壁之間緊密接觸，使得導(dǎo)電層224與介質(zhì)層相接觸的界面性能良好，防止導(dǎo)電層224中的金屬離子通過(guò)導(dǎo)電層224與介質(zhì)層接觸的界面發(fā)生電遷移，且避免了相鄰導(dǎo)電層224之間的距離過(guò)近。因此，本實(shí)施例形成的半導(dǎo)體結(jié)構(gòu)的擊穿電壓較大，提高了半導(dǎo)體結(jié)構(gòu)的抗擊穿能力，改善了半導(dǎo)體結(jié)構(gòu)的與時(shí)間相關(guān)介質(zhì)擊穿問(wèn)題，優(yōu)化了形成的半導(dǎo)體結(jié)構(gòu)的電學(xué)性能。

本發(fā)明另一實(shí)施例還提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，圖12至圖16為本發(fā)明另一實(shí)施例提供的半導(dǎo)體結(jié)構(gòu)形成過(guò)程的剖面結(jié)構(gòu)示意圖。

參考圖12，提供基底300，所述基底300表面形成有介質(zhì)層；在所述介質(zhì)層表面形成第一掩膜層305，所述第一掩膜層305內(nèi)形成有暴露出部分介質(zhì)層表面的第一凹槽306。

本實(shí)施例中，所述介質(zhì)層包括刻蝕停止層302以及位于刻蝕停止層302表面的主介質(zhì)層303。

參考圖13，以所述第一掩膜層305為掩膜，采用第一刻蝕工藝沿第一凹槽305刻蝕部第一厚度的介質(zhì)層，在所述介質(zhì)層中形成預(yù)開口311。

所述第一厚度大于等于介質(zhì)層厚度的75％、且小于等于介質(zhì)層厚度的90％。本實(shí)施例中，第一厚度大于等于主介質(zhì)層203厚度的75％、且小于等于主介質(zhì)層203厚度的90％。

參考圖14，采用沉積工藝，在所述預(yù)開口311底部和側(cè)壁表面沉積硅層312。

本實(shí)施例中，所述硅層312還位于第一掩膜層304表面。有關(guān)硅層312的作用和形成方法可參考前述實(shí)施例的說(shuō)明，在此不再贅述。

參考圖15，采用第二刻蝕工藝，刻蝕去除位于預(yù)開口311底部表面的硅層312(參考圖14)，且刻蝕位于預(yù)開口311下方的第二厚度的介質(zhì)層。

隨著第二刻蝕工藝進(jìn)行的時(shí)間推移，預(yù)開口311的底部位置向基底300表面方向下移，與第二刻蝕工藝之前相比，第二刻蝕工藝之后的預(yù)開口311的深度變深。

本實(shí)施例中，還刻蝕去除位于第一掩膜層305表面的硅層312。第二刻蝕工藝對(duì)預(yù)開口311底部表面的硅層312的刻蝕速率大于對(duì)預(yù)開口311側(cè)壁表面的硅層312的刻蝕速率，使得當(dāng)預(yù)開口311底部表面的硅層312被刻蝕去除，繼續(xù)刻蝕位于預(yù)開口311下方的介質(zhì)層的過(guò)程中，預(yù)開口311側(cè)壁表面被硅層312覆蓋，從而防止預(yù)開口311側(cè)壁表面暴露在刻蝕環(huán)境中，避免對(duì)預(yù)開口311側(cè)壁表面造成刻蝕損傷，因此后續(xù)在預(yù)開口311基礎(chǔ)上形成的開口側(cè)壁具有良好的形貌。

在一個(gè)實(shí)施例中，位于預(yù)開口311側(cè)壁表面的硅層312被完全刻蝕去除 之前，停止所述第二刻蝕工藝。在另一實(shí)施例中，位于預(yù)開口311側(cè)壁表面的硅層312被完全刻蝕去除時(shí)，停止所述第二刻蝕工藝。

有關(guān)第二刻蝕工藝的工藝參數(shù)可參考前述實(shí)施例的說(shuō)明，在此不再贅述。

參考圖16，重復(fù)循環(huán)前述的沉積工藝、第二刻蝕工藝，直至形成貫穿所述介質(zhì)層的開口310，所述開口310底部暴露出基底200表面。

由于在第二刻蝕工藝之前在預(yù)開口311(參考圖15)底部和側(cè)壁表面形成有硅層312，所述硅層312在第二刻蝕工藝過(guò)程中起到保護(hù)預(yù)開口311側(cè)壁的作用，防止第二刻蝕工藝對(duì)預(yù)開口311側(cè)壁表面造成刻蝕損傷，因此隨著第二刻蝕工藝進(jìn)行時(shí)間的推移，在預(yù)開口311基礎(chǔ)上形成的開口310側(cè)壁具有良好的形貌，避免在開口310側(cè)壁表面形成缺陷區(qū)域。

后續(xù)的工藝步驟包括：形成填充滿所述開口310的導(dǎo)電層，所述導(dǎo)電層頂部與介質(zhì)層頂部齊平；去除所述第一掩膜層305。

由于本實(shí)施例中形成的開口310側(cè)壁具有良好的形貌，避免在開口310側(cè)壁表面產(chǎn)生缺陷區(qū)域，因此在開口310中填充的導(dǎo)電層具有良好的質(zhì)量，所述導(dǎo)電層側(cè)壁與介質(zhì)層側(cè)壁之間緊密接觸，使得導(dǎo)電層與介質(zhì)層相接觸的界面性能良好，防止導(dǎo)電層中的金屬離子通過(guò)導(dǎo)電層與介質(zhì)層接觸的界面發(fā)生電遷移，且避免相鄰導(dǎo)電層之間的距離過(guò)近。因此，本實(shí)施例形成的半導(dǎo)體結(jié)構(gòu)的擊穿電壓較大，從而提高半導(dǎo)體結(jié)構(gòu)的抗擊穿能力，且改善半導(dǎo)體結(jié)構(gòu)的與時(shí)間相關(guān)介質(zhì)擊穿問(wèn)題，使得形成的半導(dǎo)體結(jié)構(gòu)的電學(xué)性能得到提高。

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