本發(fā)明涉及非易失性存儲(chǔ)器組件領(lǐng)域，特別涉及一種具有輔助柵極的單層多晶硅非易失性存儲(chǔ)器單元結(jié)構(gòu)。

背景技術(shù)：

非易失性存儲(chǔ)器(NVM)組件，例如廣泛使用在電子裝置中存儲(chǔ)數(shù)據(jù)的電可擦可編程只讀存儲(chǔ)器(EEPROM)和閃存(flash memory)，具有電可擦除數(shù)據(jù)和再編程特性，而且在關(guān)閉電源的情況下，數(shù)據(jù)仍可留存。非易失性存儲(chǔ)器組件大致上分成多次編程存儲(chǔ)器(MTP)和單次編程存儲(chǔ)器(OTP)。多次編程存儲(chǔ)器(MTP)可多次讀出和編程，例如電可擦可編程只讀存儲(chǔ)器和閃存被設(shè)計(jì)具有相關(guān)的電子電路，可支持不同的操作，例如編程，擦除和讀出。單次編程存儲(chǔ)器(OTP)具有編程和讀出功能的電子電路，但并不具備擦除功能的電子電路。

單層多晶硅非易失性存儲(chǔ)器結(jié)構(gòu)因?yàn)榭蓽p少額外工藝步驟而被提出來(lái)。單層多晶硅非易失性存儲(chǔ)器用單層多晶硅形成存儲(chǔ)電荷的浮動(dòng)?xùn)艠O，可和一般互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)場(chǎng)效晶體管工藝兼容，因此可應(yīng)用在嵌入式存儲(chǔ)器、混和模式電路的嵌入式非易失性存儲(chǔ)器，以及微控制器(例如系統(tǒng)整合芯片，SOC)等領(lǐng)域。

目前已知可用熱電子注入(又稱(chēng)為溝道熱電子或CHE編程)技術(shù)來(lái)編程存儲(chǔ)器。編程和驗(yàn)證運(yùn)算時(shí)的漏電流，隨著核心組件尺寸縮小而惡化。再者，隨著閃存組件微縮及存儲(chǔ)單元的溝道長(zhǎng)度縮小，相鄰組件引起的編程干擾也會(huì)增加。當(dāng)編程時(shí)，干擾會(huì)發(fā)生在共享同一字線的相鄰存儲(chǔ)單元之間。另外，隨著所述存儲(chǔ)單元單位的尺寸和穿隧氧化層持續(xù)微縮，保存資料的遺失和浮動(dòng)?xùn)艠O的電荷漏泄問(wèn)題逐漸嚴(yán)重。因此，業(yè)界對(duì)于改善非易失性存儲(chǔ)器的數(shù)據(jù)保存能力或耐久度有強(qiáng)烈的需求。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的為提供一具有輔助柵極的改良單層多晶硅非易失性存儲(chǔ)器單元結(jié)構(gòu)，可達(dá)到較佳耐久度、較大開(kāi)/關(guān)容許范圍、減少編程電流(可減少約百分之20)、降低編程電壓，和減少編程干擾。

根據(jù)本發(fā)明一實(shí)施例，具有輔助柵極的非易失性存儲(chǔ)器單元結(jié)構(gòu)包括一半導(dǎo)體襯底，其中設(shè)有一N型井區(qū)；一第一氧化物定義區(qū)及一第二氧化物定義區(qū)，設(shè)于所述N型井區(qū)之內(nèi)；一PMOS選擇晶體管設(shè)于所述第一氧化物定義區(qū)上；一PMOS浮動(dòng)?xùn)艠O晶體管設(shè)于所述第一氧化物定義區(qū)上并與所述PMOS選擇晶體管串聯(lián)，其中所述PMOS浮動(dòng)?xùn)艠O晶體管包括一覆蓋在所述第一氧化物定義區(qū)上的一浮動(dòng)?xùn)艠O；以及一輔助柵極，自所述浮動(dòng)?xùn)艠O一末端延伸至所述第二氧化物定義區(qū)的一邊緣，使所述輔助柵極與所述N型井區(qū)電容耦合，并且通過(guò)N型井區(qū)的一偏壓來(lái)控制耦合至所述輔助柵極的感應(yīng)電壓。

毋庸置疑的，所述領(lǐng)域的技術(shù)人士讀完接下來(lái)本發(fā)明優(yōu)選實(shí)施例的詳細(xì)描述與附圖后，均可了解本發(fā)明的目的

附圖說(shuō)明

圖1是本發(fā)明一實(shí)施例提供的一種具有單層多晶硅的非易失性存儲(chǔ)器單元組件的俯視圖。

圖2是沿圖1切線I-I’截取的橫斷面示意圖。

圖3是沿圖1切線II-II’截取的橫斷面示意圖。

圖4是沿圖1切線III-III’截取的橫斷面示意圖。

圖5是圖1所示具有單層多晶硅的非易失性存儲(chǔ)器單元組件1的等效電路。

圖6例示圖5所示等效電路的編程(PGM)、讀出(REG)及擦除(ERS)時(shí)的操作條件。

圖7說(shuō)明由圖1所示具有單層多晶硅的非易失性存儲(chǔ)器單元組件1所組 成的存儲(chǔ)器數(shù)組局布局。

其中，附圖標(biāo)記說(shuō)明如下：

1 非易失性存儲(chǔ)器單元組件

100 半導(dǎo)體襯底

110 N型井區(qū)

120 P型井區(qū)

200 隔離區(qū)

210 第一氧化物定義(OD)區(qū)

220 第二氧化物定義(OD)區(qū)

230 第三氧化物定義(OD)區(qū)

10 選擇晶體管

20 浮動(dòng)?xùn)艠O晶體管

12 P⁺源極摻雜區(qū)

14 共享P⁺摻雜區(qū)

32 選擇柵極通道區(qū)

2 選擇柵極

2a (選擇)柵極介電層

4 浮動(dòng)?xùn)艠O

16 漏極摻雜區(qū)

34 浮動(dòng)?xùn)艠O通道區(qū)

4a (浮動(dòng))柵極介電層

6 輔助柵極

6a 水平區(qū)段

6b 垂直區(qū)段

8 擦除柵極

18 N⁺摻雜區(qū)

19 N⁺摻雜區(qū)

PW P型井區(qū)

NW N型井區(qū)

SL 源極線

BL 位線

EL 擦除線

SG 選擇柵極

WL 字線

FG 浮動(dòng)?xùn)艠O

AG 輔助柵極

EG 擦除柵極

須注意的是所有附圖均為示意圖，以說(shuō)明和制圖方便為目的，相對(duì)尺寸及比例都經(jīng)過(guò)調(diào)整。相同的符號(hào)在不同的實(shí)施例中代表相對(duì)應(yīng)或類(lèi)似的特征。

具體實(shí)施方式

通過(guò)接下來(lái)的敘述及所提供的眾多特定細(xì)節(jié)，可充分了解本發(fā)明。然而對(duì)于此領(lǐng)域中的技術(shù)人員，在沒(méi)有這些特定細(xì)節(jié)下依然可實(shí)行本發(fā)明。此外，一些此領(lǐng)域中公知的系統(tǒng)配置和工藝步驟并未在此詳述，因?yàn)檫@些應(yīng)是此領(lǐng)域中的技術(shù)人員所熟知的。在不悖離本發(fā)明的范圍內(nèi)，可做結(jié)構(gòu)、邏輯和電性上的修改并應(yīng)用在其他實(shí)施例上。

同樣地，實(shí)施例的附圖為示意圖，并未照實(shí)際比例繪制，為了清楚呈現(xiàn)而放大一些尺寸。在此公開(kāi)和描述的多個(gè)實(shí)施例中若具有共通或類(lèi)似的某些特征時(shí)，為了方便圖示及描述，類(lèi)似的特征通常會(huì)以相同的標(biāo)號(hào)表示。

專(zhuān)有名詞“氧化物定義(oxide define,OD)區(qū)”在所述技術(shù)領(lǐng)域中普遍認(rèn)為是一襯底上硅質(zhì)主表面的某一區(qū)域，通常為硅的局部氧化(LOCOS)或淺溝道隔離(STI)區(qū)域以外的區(qū)域。專(zhuān)有名詞“氧化物定義(OD)區(qū)”也普遍可被認(rèn)為 是形成及操作有源電路組件例如晶體管的”有源區(qū)”。

圖1至圖4是根據(jù)本發(fā)明一實(shí)施例的一具有單層多晶硅的非易失性存儲(chǔ)器單元組件的示意圖。圖1是根據(jù)本發(fā)明一實(shí)施例的一具有單層多晶硅的非易失性存儲(chǔ)器單元組件的布局俯視圖。圖2是沿著圖1切線I-I’方向截取的橫斷面示意圖。圖3是沿著圖1切線II-II’方向截取的橫斷面示意圖。圖4是沿著圖1切線III-III’方向截取的橫斷面示意圖。所例示的非易失性存儲(chǔ)器單元結(jié)構(gòu)可作為多次編程存儲(chǔ)器(MTP)單元。應(yīng)了解的是本發(fā)明也可應(yīng)用于其他存儲(chǔ)器組件。

如圖1所示，非易失性存儲(chǔ)器單元組件1包含三個(gè)被區(qū)隔開(kāi)但彼此緊密排列的氧化物定義(OD)區(qū)，包括一第一氧化物定義(OD)區(qū)210，一第二氧化物定義(OD)區(qū)220，和一第三氧化物定義(OD)區(qū)230，由嵌入在一半導(dǎo)體襯底100(例如P型摻雜硅襯底P-Sub)主表面的隔離區(qū)200區(qū)隔開(kāi)。根據(jù)此實(shí)施例，隔離區(qū)200可為淺溝道隔離(STI)區(qū)，但不僅限于此。應(yīng)了解圖1的布局僅為示意圖。

根據(jù)本發(fā)明實(shí)施例，第一氧化物定義(OD)區(qū)210及第二氧化物定義(OD)區(qū)220位于N型井區(qū)(NW)110內(nèi)，第三氧化物定義(OD)區(qū)230位于P型井區(qū)(PW)120內(nèi)。

由圖1和圖2可知，非易失性存儲(chǔ)器單元1包含一選擇晶體管10和一與之串聯(lián)的浮動(dòng)?xùn)艠O晶體管20，直接形成在第一氧化物定義(OD)區(qū)210上。根據(jù)本發(fā)明實(shí)施例，選擇晶體管10為P型金氧半導(dǎo)體(PMOS)晶體管，包含一P⁺源極摻雜區(qū)12(與一源極線SL耦合)位于N型井區(qū)(NW)110中；一與P⁺源極摻雜區(qū)12分隔開(kāi)的共享P⁺摻雜區(qū)14；一選擇柵極(SG)通道區(qū)32，位于P⁺源極摻雜區(qū)12和共享P⁺摻雜區(qū)14之間并接近半導(dǎo)體襯底100主要表面；一選擇柵極(SG)2覆蓋在選擇柵極通道32區(qū)上，并與字線(WL)耦合；一柵極介電層2a，位于選擇柵極(SG)2和選擇柵極通道區(qū)32之間。

一浮動(dòng)?xùn)艠O晶體管20位于第一氧化物定義(OD)區(qū)210上。浮動(dòng)?xùn)艠O晶體管20借由共享P⁺摻雜區(qū)14與選擇晶體管10連結(jié)。浮動(dòng)?xùn)艠O晶體管20與選擇晶體管10分享共享P⁺摻雜區(qū)14，因而形成兩串連的晶體管，在此實(shí)施例中，為兩串連的PMOS晶體管。

浮動(dòng)?xùn)艠O晶體管20包含一浮動(dòng)?xùn)艠O(FG)4，覆蓋在第一氧化物定義(OD)區(qū)210上。根據(jù)本發(fā)明實(shí)施例，浮動(dòng)?xùn)艠O4由單層多晶硅構(gòu)成，例如N⁺摻雜多晶硅，或P⁺摻雜多晶硅，且浮動(dòng)?xùn)艠O晶體管20為非易失性存儲(chǔ)器單元1的存儲(chǔ)組件。選擇柵極(SG)2和浮動(dòng)?xùn)艠O(FG)4均為直線型，沿著一第1方向(參考x軸方向)延伸。

浮動(dòng)?xùn)艠O晶體管20另包含共享P⁺摻雜區(qū)14位于浮動(dòng)?xùn)艠O4的一邊，一P⁺摻雜漏極區(qū)16位于另外一邊，且與擦除線(BL)耦合；一浮動(dòng)?xùn)艠O通道區(qū)34介于共享P⁺摻雜區(qū)14和P⁺摻雜漏極區(qū)16之間；一柵極介電層4a位于浮動(dòng)?xùn)艠O4與浮動(dòng)?xùn)艠O通道區(qū)34之間。根據(jù)本發(fā)明實(shí)施例，柵極介電層4a的厚度與柵極介電層2a的厚度一致，且選擇晶體管10與浮動(dòng)?xùn)艠O晶體管20共享N型井區(qū)110。

由圖1和圖3可知，根據(jù)本發(fā)明實(shí)施例，非易失性存儲(chǔ)器單元1另包含一輔助柵極(AG)6，自浮動(dòng)?xùn)艠O4一末端延伸凸出至第二氧化物定義(OD)區(qū)220的一邊，且與第二氧化物定義(OD)區(qū)220及N型井區(qū)110具電容式耦合。由上方俯視，輔助柵極(AG)6部分重疊第二氧化物定義(OD)區(qū)220，且部分重疊面對(duì)第一氧化物定義(OD)區(qū)210的邊緣。

在第二氧化物定義(OD)區(qū)220未被輔助柵極(AG)6覆蓋的區(qū)域形成有一N⁺摻雜區(qū)18，N⁺摻雜區(qū)18作為N型井區(qū)拾取接點(diǎn)并位于第二氧化物定義(OD)區(qū)，提供N型井區(qū)110一N型井區(qū)電壓(VNW)。根據(jù)本發(fā)明實(shí)施例，輔助柵極(AG)6與N型井區(qū)110之間不需要額外的摻雜區(qū)或離子井區(qū)?？山栌蒒型井區(qū)電壓(VNW)控制一耦合至輔助柵極(AG)6的感測(cè)電壓。上述感測(cè)電壓是由于輔助柵極(AG)6與偏壓下的N型井區(qū)110之間的偶和效應(yīng)所產(chǎn)生的，將在編程操作時(shí)產(chǎn)生更多的載子穿隧至浮動(dòng)?xùn)艠O，使得寫(xiě)入效率可以提升。輔助柵極(AG)6可由N⁺摻雜多晶硅或P⁺摻雜多晶硅構(gòu)成。

根據(jù)本發(fā)明實(shí)施例，輔助柵極(AG)6包含一水平區(qū)段6a，自浮動(dòng)?xùn)艠O(FG)4沿第1方向(參考x軸方向)連續(xù)延伸出，并直接與浮動(dòng)?xùn)艠O(FG)4相連。輔助柵極(AG)6另包含一垂直區(qū)段6b，沿第2方向(參考y軸方向)延伸出，并直接與水平區(qū)段6a相連。

根據(jù)本發(fā)明實(shí)施例，輔助柵極(AG)6與浮動(dòng)?xùn)艠O(FG)4是由相同的工藝形成。輔助柵極(AG)6可借由N型井區(qū)110自動(dòng)偏壓，如此可以增加耦合率和 編程效率，也可減少編程干擾和降低編程電流/電壓。另外，非易失性存儲(chǔ)器單元1可抑制IOFF和IOFF電流上升問(wèn)題，因而達(dá)到較大的耐久性和開(kāi)/關(guān)容忍度。輔助柵極(AG)6提供浮動(dòng)?xùn)艠O晶體管20額外能力來(lái)補(bǔ)償耦合比，因而可較有效的控制通道。

由圖1和圖4可知，根據(jù)本發(fā)明實(shí)施例，非易失性存儲(chǔ)器單元1另包含一擦除柵極(EG)8，自垂直區(qū)段6b沿著第二方向(參考y軸方向)連續(xù)延伸出去，且橫越N型井區(qū)110和P型井區(qū)120的接合處。根據(jù)本發(fā)明實(shí)施例，擦除柵極(EG)8一末端重疊P型井區(qū)120內(nèi)的第三氧層定義(OD)區(qū)230，借由這樣的結(jié)構(gòu)，擦除柵極(EG)8可與第三氧層定義(OD)區(qū)230及P型井區(qū)120電容耦合。一N⁺摻雜區(qū)19位于三氧層定義(OD)區(qū)230未被擦除柵極(EG)8覆蓋的區(qū)域上。

圖5和圖6分別說(shuō)明圖1中的存儲(chǔ)單元單位的等效電路并例示編程(PGM)、讀出(REG)及擦除(ERS)時(shí)的操作條件。根據(jù)圖5和圖6所示，在編程(PGM)操作時(shí)，選擇柵極(SG)與一字線電壓V_WL＝V_DD連接；擦除線(EL)與一擦除線電壓VEL＝V_DD連接；源極線(SL)與一源極線電壓V_SL＝V_PP連接；位線(BL)接地(V_BL＝0V)；N型井區(qū)(NW)110與一N型井區(qū)電壓V_NW＝V_PP連接；P型井區(qū)(PW)120與一P型井區(qū)電壓V_PW＝0V連接。根據(jù)本發(fā)明實(shí)施例，V_PP與V_EE可在2V至15V之間，V_DD可在2V至10V之間。在上述操作條件下，非易失性存儲(chǔ)器單元1可借由溝道熱電子注入(CHEI)機(jī)制被編程。

在擦除(ERS)操作時(shí)，選擇柵極(SG)與一字線電壓V_WL＝0V連接；擦除線(EL)與一擦除線電壓V_EL＝V_EE連接；源極線(SL)與一源極線電壓V_SL＝0V連接；位線(BL)接地(V_BL＝0V)；N型井區(qū)(NW)110與一N型井區(qū)電壓V_NW＝0V連接；P型井區(qū)(PW)120與一P型井區(qū)電壓V_PW＝0V連接。根據(jù)本發(fā)明實(shí)施例，V_PP與V_EE可在2V至15V之間，V_DD可在2V至10V之間。在上述操作條件下，非易失性存儲(chǔ)器單元1可借由Fowler Nordheim(FN)機(jī)制被擦除。

在讀出(READ)操作時(shí)，選擇柵極(SG)與一字線電壓VWL＝0V連接；擦除線(EL)與一擦除線電壓V_EL＝0V連接；源極線(SL)與一源極線電壓V_SL＝V_DD連接；位線(BL)接地(V_BL＝0V)；N型井區(qū)(NW)110與一N型井區(qū)電壓V_NW＝V_DD連接；P型井區(qū)(PW)120與一P型井區(qū)電壓V_PW＝0V連接。根據(jù)本發(fā)明實(shí)施例，V_PP與V_EE可為2V至15V之間，V_DD可為2V至10V之間。

圖7說(shuō)明由圖1所示非易失性存儲(chǔ)器單元1所組成的存儲(chǔ)器數(shù)組局部布局。如圖7所示，存儲(chǔ)器數(shù)組包含至少一非易失性存儲(chǔ)器單元1a及一非易失性存儲(chǔ)器單元1b。非易失性存儲(chǔ)器單元1a即為圖1所示結(jié)構(gòu)，而非易失性存儲(chǔ)器單元1b則為其對(duì)于中心線80的鏡像對(duì)稱(chēng)。

以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。