本發(fā)明涉及一種靜態(tài)隨機(jī)存取存儲器(static random access memory,SRAM)，尤指一種具有兩層層間介電層與設(shè)于兩層層間介電層中接觸插塞的SRAM。

背景技術(shù)：

在一嵌入式靜態(tài)隨機(jī)存取存儲器(embedded static random access memory,embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接的靜態(tài)隨機(jī)存取存儲器。靜態(tài)隨機(jī)存取存儲器本身屬于一種揮發(fā)性(volatile)的存儲單元(memory cell)，亦即當(dāng)供給靜態(tài)隨機(jī)存取存儲器的電力消失之后，所存儲的數(shù)據(jù)會同時(shí)抹除。靜態(tài)隨機(jī)存取存儲器存儲數(shù)據(jù)的方式是利用存儲單元內(nèi)晶體管的導(dǎo)電狀態(tài)來達(dá)成，靜態(tài)隨機(jī)存取存儲器的設(shè)計(jì)是采用互耦合晶體管為基礎(chǔ)，沒有電容器放電的問題，不需要不斷充電以保持?jǐn)?shù)據(jù)不流失，也就是不需作存儲器更新的動(dòng)作，這與同屬揮發(fā)性存儲器的動(dòng)態(tài)隨機(jī)存取存儲器(Dynamic Random Access Memory,DRAM)利用電容器帶電狀態(tài)存儲數(shù)據(jù)的方式并不相同。靜態(tài)隨機(jī)存取存儲器的存取速度相當(dāng)快，因此有在電腦系統(tǒng)中當(dāng)作快取存儲器(cache memory)等的應(yīng)用。

然而隨著制作工藝線寬與曝光間距的縮減，現(xiàn)今SRAM元件的制作難以利用現(xiàn)有的架構(gòu)曝出所要的圖案。因此如何改良現(xiàn)有SRAM元件的架構(gòu)來提升曝光的品質(zhì)即為現(xiàn)今一重要課題。

技術(shù)實(shí)現(xiàn)要素：

為解決上述問題，本發(fā)明優(yōu)選實(shí)施例揭露一種靜態(tài)隨機(jī)存取存儲器，包含多個(gè)靜態(tài)隨機(jī)存取存儲器單元設(shè)于一基底上，其中各靜態(tài)隨機(jī)存取存儲器單元包含：一柵極結(jié)構(gòu)設(shè)于基底上；一第一層間介電層環(huán)繞柵極結(jié)構(gòu)；一接觸插塞設(shè)于第一層間介電層中；一第二層間介電層設(shè)于第一層間介電層上；以及一第二接觸插塞設(shè)于第二層間介電層中并電連接第一接觸插塞。

本發(fā)明另一實(shí)施例揭露一種靜態(tài)隨機(jī)存取存儲器，包含一第一靜態(tài)隨機(jī)存取存儲器單元設(shè)于一基底上，其中該第一靜態(tài)隨機(jī)存取存儲器單元包含：一柵極結(jié)構(gòu)設(shè)于基底上；一第一層間介電層環(huán)繞柵極結(jié)構(gòu)；一接觸插塞設(shè)于第一層間介電層中；一第二層間介電層設(shè)于第一層間介電層上；以及一第二接觸插塞設(shè)于第二層間介電層中并電連接第一接觸插塞，其中第二接觸插塞及第一接觸插塞之間具有一錯(cuò)位。

附圖說明

圖1為本發(fā)明優(yōu)選實(shí)施例的一靜態(tài)隨機(jī)存取存儲器的布局圖；

圖2為圖1中沿著切線AA’的剖面示意圖；

圖3為圖1中沿著切線BB’的剖面示意圖；

圖4為本發(fā)明靜態(tài)隨機(jī)存取存儲器中一組六晶體管靜態(tài)隨機(jī)存取存儲器(6T-SRAM)存儲單元的電路圖；

圖5為圖1中沿著切線CC’的剖面示意圖；

圖6為圖1中沿著切線DD’的剖面示意圖；

圖7為圖1中沿著切線EE’的剖面示意圖。

主要元件符號說明

10 6T-SRAM存儲單元 12 上拉晶體管

14 上拉晶體管 16 下拉晶體管

18 下拉晶體管 20 存取晶體管

22 存取晶體管 24 存儲節(jié)點(diǎn)

26 存儲節(jié)點(diǎn) 28 串接電路

30 串接電路 32 電壓源

34 電壓源 36 字符線

38 位線

40 第一靜態(tài)隨機(jī)存取存儲器單 42 第二靜態(tài)隨機(jī)存取存儲器單

元 元

52 基底 54 鰭狀結(jié)構(gòu)

56 柵極結(jié)構(gòu) 58 柵極結(jié)構(gòu)

60 第一層間介電層 62 第一接觸插塞

64 第二層間介電層 66 第二接觸插塞

68 停止層 70 U型功函數(shù)金屬層

72 低阻抗金屬層 74 硬掩模

76 間隙壁 78 源極區(qū)域

80 外延層 82 接觸洞蝕刻停止層

88 第三接觸插塞 90 第四接觸插塞

92 第五接觸插塞 94 第六接觸插塞

96 第七接觸插塞

具體實(shí)施方式

請參照圖1至圖4，圖1為本發(fā)明優(yōu)選實(shí)施例的一靜態(tài)隨機(jī)存取存儲器的布局圖，圖2為圖1中沿著切線AA’的剖面示意圖，圖3為圖1中沿著切線BB’的剖面示意圖，圖4為本發(fā)明靜態(tài)隨機(jī)存取存儲器中一組六晶體管靜態(tài)隨機(jī)存取存儲器(six-transistor SRAM, 6T-SRAM)存儲單元的電路圖。

如圖1與圖4所示，本發(fā)明的靜態(tài)隨機(jī)存取存儲器優(yōu)選包含至少兩組靜態(tài)隨機(jī)存取存儲器單元，例如第一靜態(tài)隨機(jī)存取存儲器單元40與第二靜態(tài)隨機(jī)存取存儲器單元42，其中第一靜態(tài)隨機(jī)存取存儲器單元40與第二靜態(tài)隨機(jī)存取存儲器單元42各包含一六晶體管靜態(tài)隨機(jī)存取存儲器(six-transistor SRAM, 6T-SRAM)10。在本實(shí)施例中，各6T-SRAM存儲單元10優(yōu)選由上拉晶體管(Pull-Up transistor)12和14、下拉晶體管(Pull-Down transistor)16和18以及存取晶體管(Access transistor)20和22構(gòu)成正反器(flip-flop)，其中上拉晶體管12和14及下拉晶體管16和18構(gòu)成栓鎖電路(latch)，使數(shù)據(jù)可以栓鎖在存儲節(jié)點(diǎn)(Storage Node)24或26。另外，上拉晶體管12和14是作為主動(dòng)負(fù)載之用，其也可以一般的電阻來取代做為上拉元件，在此情況下即為四晶體管靜態(tài)隨機(jī)存取存儲器(four-transistor SRAM,4T-SRAM)。另外在本實(shí)施例中，各上拉晶體管12和14優(yōu)選共用一源極/漏極區(qū)域并電連接至一電壓源32(例如Vcc)，各下拉晶體管16和18共用一源極/漏極區(qū)域并電連接至一電壓源34(例如Vss)，且第一靜態(tài)隨機(jī)存取存儲器單元40與第二靜態(tài)隨機(jī)存取存儲器單元42呈上下對稱布局設(shè)置，使第一靜態(tài)隨機(jī)存取存儲器單元40中下拉晶體管16和18所共用的源極/漏極區(qū)域優(yōu)選電連接第二靜態(tài)隨機(jī)存取存儲器單元42中上拉晶體管12和14所共用的源極/漏極區(qū)域并電連接至電壓源34(例如Vss)。

一般而言，6T-SRAM存儲單元10的上拉晶體管12、14是由P型金屬氧化物半導(dǎo)體(P-type metal oxide semiconductor,PMOS)晶體管所組成，而下拉晶體管16、18和存取晶體管20、22則是由N型金屬氧化物半導(dǎo)體(N-type metal oxide semiconductor,NMOS)晶體管所組成。其中，上拉晶體管12和下拉晶體管16一同構(gòu)成一反向器(inverter)，且這兩者所構(gòu)成的串接電路28其兩端點(diǎn)分別耦接于一電壓源32與一電壓源34；同樣地，上拉晶體管14與下拉晶體管18構(gòu)成另一反向器，而這兩者所構(gòu)成的串接電路30其兩端點(diǎn)也分別耦接于電壓源32與電壓源34。

此外，在存儲節(jié)點(diǎn)24處，分別電連接有下拉晶體管18和上拉晶體管14的柵極(gate)、及下拉晶體管16、上拉晶體管12和存取晶體管20的漏極(Drain)；同樣地，在存儲節(jié)點(diǎn)26上，也分別電連接有下拉晶體管16和上拉晶體管12的柵極、及下拉晶體管18、上拉晶體管14和存取晶體管22的漏極。至于存取晶體管20和22的柵極則耦接至字符線(Word Line)36，而存取晶體管20和22的源極(Source)則分別耦接至相對應(yīng)的位線(Data Line)38。

在本實(shí)施例中，第一靜態(tài)隨機(jī)存取存儲器單元40與第二靜態(tài)隨機(jī)存取存儲器單元42均設(shè)于一基底52上，例如一硅基底或硅覆絕緣(SOI)基板，基底52上設(shè)有多個(gè)鰭狀結(jié)構(gòu)54，且各鰭狀結(jié)構(gòu)54周圍設(shè)有淺溝隔離(圖未示)。

如圖2所示，第一靜態(tài)隨機(jī)存取存儲器單元40中的上拉晶體管12和14包含柵極結(jié)構(gòu)56和58設(shè)于基底52上、一第一層間介電層60環(huán)繞柵極結(jié)構(gòu)56和58、一第一接觸插塞62設(shè)于第一層間介電層60中、一第二層間介電層64設(shè)于第一層間介電層62上、一第二接觸插塞66設(shè)于第二層間介電層64中并電連接第一接觸插塞62以及一停止層68設(shè)于第一層間介電層60與第二層間介電層64之間。其中柵極結(jié)構(gòu)56和58各為一包含高介電常數(shù)介電層(圖未示)、U型功函數(shù)金屬層70、低阻抗金屬層72及硬掩模74的金屬柵極，且柵極結(jié)構(gòu)56和58兩側(cè)包含間隙壁76、源極區(qū)域78、外延層80以及接觸洞蝕刻停止層82等元件。

更具體而言，在本實(shí)施例中，上拉晶體管12和14共用同一源極區(qū)域78，并通過第二接觸插塞66與第一接觸插塞62來電連接電壓源32(例如Vcc)，而且第二接觸插塞66與第一接觸插塞62之間具有一錯(cuò)位，或從圖2與圖3的剖視圖來看，第二接觸插塞66的一邊緣與第一接觸插塞62的上表面一同構(gòu)成一階梯部。若從圖1的上視圖來看，第一接觸插塞62優(yōu)選重疊鰭狀結(jié) 構(gòu)54的至少二邊緣，第二接觸插塞66則僅部分重疊鰭狀結(jié)構(gòu)54，例如僅重疊鰭狀結(jié)構(gòu)54的單一邊緣并同時(shí)向上延伸。若從圖3的剖視圖來看，第一接觸插塞62優(yōu)選重疊或接觸鰭狀結(jié)構(gòu)54至少三邊緣，包括鰭狀結(jié)構(gòu)54頂部與兩個(gè)側(cè)壁，第二接觸插塞66則重疊鰭狀結(jié)構(gòu)54一邊緣，包括鰭狀結(jié)構(gòu)54的一側(cè)壁。

請繼續(xù)參照圖5及圖6，圖5為圖1中沿著切線CC’的剖面示意圖，圖6為圖1中沿著切線DD’的剖面示意圖。如同前述第一靜態(tài)隨機(jī)存取存儲器單元40中上拉晶體管12和14的結(jié)構(gòu)，第二靜態(tài)隨機(jī)存取存儲器單元42的上拉晶體管12和14包含柵極結(jié)構(gòu)56和58設(shè)于基底52上、一第一層間介電層60環(huán)繞柵極結(jié)構(gòu)56和58、一第三接觸插塞88設(shè)于第一層間介電層60中、一第二層間介電層64設(shè)于第一層間介電層60上、一第四接觸插塞90設(shè)于第二層間介電層64中并電連接第三接觸插塞88以及一停止層68設(shè)于第一層間介電層60及第二層間介電層64之間。

其中柵極結(jié)構(gòu)56和58可為一包含高介電常數(shù)介電層、U型功函數(shù)金屬層70、低阻抗金屬層72及硬掩模74的金屬柵極，且柵極結(jié)構(gòu)56和58兩側(cè)包含間隙壁76、源極區(qū)域78、外延層80以及接觸洞蝕刻停止層82等元件。需注意的是，環(huán)繞第二靜態(tài)隨機(jī)存取存儲器單元42中上拉晶體管12和14的柵極結(jié)構(gòu)56和58的第一層間介電層60與第二層間介電層64即為環(huán)繞第一靜態(tài)隨機(jī)存取存儲器單元40中上拉晶體管12和14的柵極結(jié)構(gòu)56和58的第一層間介電層60與第二層間介電層64。

另外，如同第一靜態(tài)隨機(jī)存取存儲器單元40中上拉晶體管12和14的配置，上拉晶體管12和14也共用同一源極區(qū)域78，并通過第四接觸插塞90與第三接觸插塞88來電連接電壓源32(例如Vcc)，而且第二靜態(tài)隨機(jī)存取存儲器單元42中上拉晶體管12和14的第四接觸插塞90與第三接觸插塞88之間也具有一錯(cuò)位，或從圖5與圖6的剖視圖來看，第四接觸插塞90的一邊緣與第三接觸插塞88的上表面一同構(gòu)成一階梯部。若從圖1的上視圖來看，第三接觸插塞88優(yōu)選重疊鰭狀結(jié)構(gòu)54的至少二邊緣，第四接觸插塞90則僅部分重疊鰭狀結(jié)構(gòu)54，例如僅重疊鰭狀結(jié)構(gòu)54的單一邊緣并同時(shí)向下延伸。若從圖6的剖視圖來看，第三接觸插塞88優(yōu)選重疊或接觸鰭狀結(jié)構(gòu)54至少三邊緣，包括鰭狀結(jié)構(gòu)54頂部與兩個(gè)側(cè)壁，第四接觸插塞90則重疊鰭狀結(jié)構(gòu)54一邊緣，包括鰭狀結(jié)構(gòu)54的一側(cè)壁。

再者，請繼續(xù)參照圖7，圖7為圖1中沿著切線EE’的剖面示意圖。如圖1及圖7所示，第一靜態(tài)隨機(jī)存取存儲器單元40中下拉晶體管16和18所共用的源極/漏極區(qū)域優(yōu)選電連接第二靜態(tài)隨機(jī)存取存儲器單元42中下拉晶體管16和18所共用的源極/漏極區(qū)域，并通過第五接觸插塞92、第六接觸插塞94及第七接觸插塞96來電連接至電壓源34(例如Vss)。其中第七接觸插塞96完全覆蓋第五接觸插塞92與第六接觸插塞94，不具有錯(cuò)位。若從圖1的上視圖來看，第五接觸插塞92與第六接觸插塞94優(yōu)選重疊鰭狀結(jié)構(gòu)54的至少二邊緣，第七接觸插塞96則優(yōu)選重疊鰭狀結(jié)構(gòu)54至少四邊緣。若從圖7的剖視圖來看，第五接觸插塞92與第六接觸插塞94分別重疊鰭狀結(jié)構(gòu)54至少三邊緣，包括鰭狀結(jié)構(gòu)54頂部與兩個(gè)側(cè)壁，第七接觸插塞96則優(yōu)選重疊鰭狀結(jié)構(gòu)54至少四邊緣，包括鰭狀結(jié)構(gòu)54四個(gè)側(cè)壁。

綜上所述，本發(fā)明的靜態(tài)隨機(jī)存取存儲器主要通過延展第一層間介電層中第一接觸插塞的長度與面積來同時(shí)延展設(shè)于第一層間介電層上，或設(shè)于第二層間介電層中第二接觸插塞的長度與面積，并同時(shí)使第一接觸插塞與第二接觸插塞呈現(xiàn)一錯(cuò)位。依據(jù)本發(fā)明的優(yōu)選實(shí)施例，第一接觸插塞的上表面與第二接觸插塞的至少一邊緣經(jīng)由上述錯(cuò)位可呈現(xiàn)一階梯部，且從上視圖來看所延展的第二接觸插塞優(yōu)選僅重疊部分鰭狀結(jié)構(gòu)。通過第二接觸插塞的位移，本發(fā)明可由此擴(kuò)展靜態(tài)隨機(jī)存取存儲器中上拉晶體管的源極/漏極區(qū)域與下拉晶體管的源極/漏極區(qū)域之間的距離，或電連接上拉晶體管的Vcc電壓源與電連接下拉晶體管的Vss電壓源的距離。

以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。