本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及一種半導(dǎo)體器件及其制造方法。

背景技術(shù)：

集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現(xiàn)的。目前，由于在追求高器件密度、高性能和低成本中半導(dǎo)體工業(yè)已經(jīng)進(jìn)步到納米技術(shù)工藝節(jié)點，特別是當(dāng)半導(dǎo)體器件尺寸降到22nm或以下時，來自制造和設(shè)計方面的挑戰(zhàn)已經(jīng)導(dǎo)致了三維設(shè)計如鰭式場效應(yīng)晶體管(FinFET)的發(fā)展。

相對于現(xiàn)有的平面晶體管，所述FinFET器件在溝道控制以及降低淺溝道效應(yīng)等方面具有更加優(yōu)越的性能。典型地FinFET包括狹窄而獨立的鰭片，鰭片在半導(dǎo)體襯底的表面延伸，例如，刻蝕到半導(dǎo)體襯底的硅層中。FinFET的溝道形成在該鰭片中，且鰭片之上及兩側(cè)帶有柵極?，F(xiàn)有的FinFET器件的源極和漏極的摻雜類型和濃度與溝道區(qū)的摻雜類型和濃度不一致，源極、漏極和溝道區(qū)域之間會形成PN結(jié)。

由于器件的進(jìn)一步縮小，使得源漏和溝道區(qū)域的面積縮小，提高了對摻雜工藝的控制難度，實現(xiàn)源極、漏極和溝道區(qū)域之間的PN結(jié)變的越來越困難。因此源極、漏極和溝道區(qū)域摻雜類型一致的無結(jié)晶體管被用來克服摻雜突變的問題，同時無結(jié)晶體管可以抑制短溝道效應(yīng)，在幾個納米尺寸下仍然可以工作。

另外，F(xiàn)inFET器件的鰭片材料通常為硅其采用體硅襯底或絕緣體上硅襯底(SOI)來加工。然而，隨著器件尺寸的不斷縮小，Si材料較低的遷移率已成為制約器件性能的主要因素。為了不斷提升器件的性能，必須采用具有更高遷移率的溝道材料。Ge由于其高的平衡載流子遷移率成為最具有潛力替代硅的溝道材料。得益于Ge的費米 能級釘扎E_F接近價帶頂E_V，因此高性能Ge pFET器件被廣泛研究。然而，對于如何實現(xiàn)性能良好的Ge nFET卻面臨嚴(yán)峻的挑戰(zhàn)。主要表現(xiàn)在：要想實現(xiàn)大的反轉(zhuǎn)電子密度(inversion electron density)需要低的界面態(tài)密度(Dit)，而又由于Ge nFET缺陷中性能級(Trap Neutrality Level,簡稱TNL)趨于接近Ge的價帶頂E_V，又使得強(qiáng)的電子反轉(zhuǎn)很難在非理想界面下實現(xiàn)。

因此，急需一種新的半導(dǎo)體器件及其制造方法，以解決現(xiàn)有技術(shù)存在的問題。

技術(shù)實現(xiàn)要素：

在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進(jìn)一步詳細(xì)說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。

為了克服目前存在的問題，本發(fā)明實施例一提供一種半導(dǎo)體器件，包括：

半導(dǎo)體襯底，所述半導(dǎo)體襯底內(nèi)具有相鄰的NFET區(qū)域和PFET區(qū)域，所述半導(dǎo)體襯底包括基底、位于所述基底上的埋氧層以及形成于所述埋氧層上的跨越所述NFET區(qū)域和所述PFET區(qū)域的鰭片；

形成于所述NFET區(qū)域內(nèi)的無結(jié)NFET和形成于所述PFET區(qū)域內(nèi)的反型模式PFET，其中，

所述無結(jié)NFET包括：形成于所述NFET區(qū)域內(nèi)的部分所述鰭片兩側(cè)和頂面上的第一柵極結(jié)構(gòu)，位于所述第一柵極結(jié)構(gòu)與所述鰭片相交的區(qū)域內(nèi)的N+型溝道區(qū)，位于所述第一柵極結(jié)構(gòu)兩側(cè)的所述NFET區(qū)域內(nèi)的鰭片中的完全金屬硅化物N+型源極和N+型漏極；

所述反型模式PFET包括：形成于所述PFET區(qū)域的部分所述鰭片兩側(cè)和頂面上的第二柵極結(jié)構(gòu)，位于所述第二柵極結(jié)構(gòu)與所述鰭片相交的區(qū)域內(nèi)的N型溝道區(qū)，位于所述第二柵極結(jié)構(gòu)兩側(cè)的所述PFET區(qū)域內(nèi)的部分鰭片中的P型淺摻雜源極摻雜區(qū)域和P型淺摻雜漏極摻雜區(qū)域，分別位于所述P型淺摻雜源極摻雜區(qū)域和P型淺摻雜漏極摻雜區(qū)域中的P+型源極和P+型漏極；

所述反型模式PFET的P型淺摻雜漏極摻雜區(qū)域與所述無結(jié) NFET的漏極相連。

進(jìn)一步，所述鰭片的材料選自Si、SiGe、Ge或III-V族半導(dǎo)體材料。

進(jìn)一步，還包括：

覆蓋所述半導(dǎo)體襯底和所述第一柵極結(jié)構(gòu)和所述第二柵極結(jié)構(gòu)的層間介電層；

位于所述層間介電層中的分別連接所述第一柵極結(jié)構(gòu)和所述第二柵極結(jié)構(gòu)的第一柵極接觸和第二柵極接觸、分別連接所述無結(jié)NFET的N+型源極和所述反型模式PFET的所述P型淺摻雜源極摻雜區(qū)域的第一源極接觸和第二源極接觸、連接所述反型模式PFET的P型淺摻雜漏極摻雜區(qū)域和所述無結(jié)NFET的N+型漏極的漏極接觸。

進(jìn)一步，所述N+型溝道區(qū)具有從所述鰭片與所述第一柵極結(jié)構(gòu)相交的表面到所述鰭片中心區(qū)域逐漸減小的摻雜濃度。

進(jìn)一步，所述鰭片與所述第一柵極結(jié)構(gòu)相交的表面的摻雜濃度大于或等于1×10¹⁹atom/cm³。

進(jìn)一步，在部分所述P型淺摻雜源極摻雜區(qū)域和P型淺摻雜漏極摻雜區(qū)域中形成有金屬硅化物。

進(jìn)一步，所述完全金屬硅化物的材料包括Ge和Ni。

本發(fā)明實施例二提供一種半導(dǎo)體器件的制造方法，包括：

步驟S1：提供半導(dǎo)體襯底，所述半導(dǎo)體襯底內(nèi)具有相鄰的NFET區(qū)域和PFET區(qū)域，所述半導(dǎo)體襯底包括基底，位于所述基底上的埋氧層，以及位于所述埋氧層上的半導(dǎo)體材料層；

步驟S2：對所述半導(dǎo)體材料層進(jìn)行離子注入，以形成N阱以及分別位于所述NFET區(qū)域和所述PFET區(qū)域內(nèi)的第一溝道區(qū)和第二溝道區(qū)；

步驟S3：刻蝕所述半導(dǎo)體材料層，以形成跨越所述NFET區(qū)域和所述PFET區(qū)域的鰭片；

步驟S4：在所述NFET區(qū)域內(nèi)的部分所述鰭片兩側(cè)和頂面上形成第一柵極結(jié)構(gòu)，所述第一柵極結(jié)構(gòu)與所述鰭片相交的區(qū)域為所述第一溝道區(qū)，在所述PFET區(qū)域的部分所述鰭片兩側(cè)和頂面上形成第二 柵極結(jié)構(gòu)，所述第二柵極結(jié)構(gòu)與所述鰭片相交的區(qū)域為所述第二溝道區(qū)；

步驟S5：對所述第二柵極結(jié)構(gòu)兩側(cè)的所述PFET區(qū)域內(nèi)暴露的鰭片進(jìn)行P型LDD注入，以形成P型淺摻雜源極摻雜區(qū)域和P型淺摻雜漏極摻雜區(qū)域；

步驟S6：進(jìn)行P型重?fù)诫s離子注入工藝，以形成位于所述P型淺摻雜源極摻雜區(qū)域和P型淺摻雜漏極摻雜區(qū)域中的P+型源極和P+型漏極；

步驟S7：形成覆蓋所述PFET區(qū)域的硅化物阻擋層；

步驟S8：在所述NFET區(qū)域的第一柵極結(jié)構(gòu)兩側(cè)暴露的鰭片內(nèi)形成完全金屬硅化物N+型源極和N+型漏極，其中，所述N+型漏極靠近所述P型淺摻雜漏極摻雜區(qū)域。

在一個示例中，在所述步驟S8之后還包括以下步驟：

S9：形成覆蓋所述半導(dǎo)體襯底、所述第一柵極結(jié)構(gòu)和所述第二柵極結(jié)構(gòu)的層間介電層；

S10：在所述層間介電層內(nèi)分別形成連接所述第一柵極結(jié)構(gòu)和所述第二柵極結(jié)構(gòu)的第一柵極接觸和第二柵極接觸，連接所述NFET區(qū)域內(nèi)的源極和所述PFET區(qū)域內(nèi)的所述P型淺摻雜源極摻雜區(qū)域的第一源極接觸和第二源極接觸，連接所述PFET區(qū)域內(nèi)的P型淺摻雜漏極摻雜區(qū)域和所述NFET區(qū)域內(nèi)的漏極的漏極接觸。

進(jìn)一步，所述半導(dǎo)體材料層的材料選自Si、SiGe、Ge或III-V族半導(dǎo)體材料。

進(jìn)一步，所述步驟S2中的離子注入的摻雜離子為As，注入能量為5～40keV，注入劑量為1～5E16cm^-2。

進(jìn)一步，通過自對準(zhǔn)金屬硅化工藝形成所述完全金屬硅化物N+型源極和N+型漏極。

在一個示例中，所述自對準(zhǔn)金屬硅化工藝包括以下步驟：

在所述NFET區(qū)域內(nèi)的所述第一柵極結(jié)構(gòu)兩側(cè)暴露的鰭片表面上沉積形成金屬層；

進(jìn)行熱退火，直到被所述金屬層覆蓋的鰭片完全轉(zhuǎn)變?yōu)榻饘俟杌铮?/p>

去除未反應(yīng)的金屬層。

進(jìn)一步，所述金屬層為鎳、鈷及鉑或其組合的材料。

進(jìn)一步，所述金屬層的厚度范圍為5～50nm，所述退火為氮氣氣氛中的快速退火，所述快速退火的溫度為500℃。

進(jìn)一步，采用包括雙氧水和硫酸的溶液去除所述未反應(yīng)的金屬層。

進(jìn)一步，在所述步驟S3之后和所述步驟S4之前，還包括步驟：對所述NFET區(qū)域內(nèi)的對應(yīng)所述第一溝道區(qū)的所述鰭片進(jìn)行第二離子注入，以使所述第一溝道區(qū)為N+型溝道區(qū)。

進(jìn)一步，所述第二離子注入使得所述第一溝道區(qū)具有從所述鰭片與所述第一柵極結(jié)構(gòu)相交的表面到所述鰭片中心區(qū)域逐漸減小的摻雜濃度。

進(jìn)一步，所述鰭片與所述第一柵極結(jié)構(gòu)相交的表面的摻雜濃度大于或等于1×10¹⁹atom/cm³。

進(jìn)一步，在所述步驟S7之后和所述步驟S8之前，還包括對所述第一柵極結(jié)構(gòu)兩側(cè)所述NFET區(qū)域內(nèi)的鰭片進(jìn)行N型離子重?fù)诫s注入的步驟，以形成N+型源區(qū)和N+型漏區(qū)。

本發(fā)明的半導(dǎo)體器件為一種互補(bǔ)型無結(jié)FinFET器件，具體地，該FinFET器件為一種混合型Ge CMOS反相器結(jié)構(gòu)，由在絕緣體上鍺襯底上形成的無結(jié)NFET和反型模式PFET構(gòu)成，該無結(jié)NFET具有完全金屬硅化物源極和漏極。無結(jié)NFET通過完全金屬硅化物技術(shù)可以實現(xiàn)電流不僅僅在表面?zhèn)鲗?dǎo)還可以在體內(nèi)傳導(dǎo)的傳導(dǎo)機(jī)制，另外，其在溝道區(qū)完全耗盡時關(guān)閉。因此，根據(jù)本發(fā)明的半導(dǎo)體器件，具有優(yōu)異的性能，其可以使得在非理想界面下Ge FinFET器件發(fā)生強(qiáng)的電子反轉(zhuǎn)。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1A為本發(fā)明實施例的半導(dǎo)體器件三維立體示意圖；

圖1B為本發(fā)明實施例的半導(dǎo)體器件沿圖1A中剖面線A-A’所獲 得結(jié)構(gòu)的剖面示意圖；

圖2A至2F為本發(fā)明實施例二的一種半導(dǎo)體器件的制造方法的相關(guān)步驟形成的器件的示意性剖視圖，其中，圖2B至2F的左圖均為相關(guān)步驟形成的器件沿圖1A中剖面線A-A’所獲得結(jié)構(gòu)的示意性剖視圖，右圖均為相關(guān)步驟形成的器件沿圖1A中剖面線B-B’所獲得結(jié)構(gòu)的示意性剖視圖的組合圖；

圖3為本發(fā)明實施例二的一種半導(dǎo)體器件的制造方法的一種示意性工藝流程圖。

具體實施方式

在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。

應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實施，而不應(yīng)當(dāng)解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。

應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)印Ｏ喾?，?dāng)元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r，則不存在居間的元件或?qū)?。?yīng)當(dāng)明白，盡管可使用術(shù)語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應(yīng)當(dāng)被這些術(shù)語限制。這些術(shù)語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導(dǎo)之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。

空間關(guān)系術(shù)語例如“在...下”、“在...下面”、“下面的”、“在...之 下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關(guān)系。應(yīng)當(dāng)明白，除了圖中所示的取向以外，空間關(guān)系術(shù)語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉(zhuǎn)，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術(shù)語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉(zhuǎn)90度或其它取向)并且在此使用的空間描述語相應(yīng)地被解釋。

在此使用的術(shù)語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語“組成”和/或“包括”，當(dāng)在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術(shù)語“和/或”包括相關(guān)所列項目的任何及所有組合。

這里參考作為本發(fā)明的理想實施例(和中間結(jié)構(gòu))的示意圖的橫截面圖來描述發(fā)明的實施例。這樣，可以預(yù)期由于例如制造技術(shù)和/或容差導(dǎo)致的從所示形狀的變化。因此，本發(fā)明的實施例不應(yīng)當(dāng)局限于在此所示的區(qū)的特定形狀，而是包括由于例如制造導(dǎo)致的形狀偏差。例如，顯示為矩形的注入?yún)^(qū)在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元改變。同樣，通過注入形成的埋藏區(qū)可導(dǎo)致該埋藏區(qū)和注入進(jìn)行時所經(jīng)過的表面之間的區(qū)中的一些注入。因此，圖中顯示的區(qū)實質(zhì)上是示意性的，它們的形狀并不意圖顯示器件的區(qū)的實際形狀且并不意圖限定本發(fā)明的范圍。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟以及詳細(xì)的結(jié)構(gòu)，以便闡釋本發(fā)明提出的技術(shù)方案。本發(fā)明的較佳實施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實施方式。

實施例一

下面，參照圖1A-圖1B對本發(fā)明提出的半導(dǎo)體器件的結(jié)構(gòu)進(jìn)行詳細(xì)的描述。其中，圖1A為本發(fā)明實施例的半導(dǎo)體器件三維立體示意圖；圖1B為本發(fā)明實施例的半導(dǎo)體器件沿圖1A中剖面線A-A’所獲得結(jié)構(gòu)的剖面示意圖。

具體地，參考圖1A-圖1B本發(fā)明的半導(dǎo)體器件包括：半導(dǎo)體襯底，所述半導(dǎo)體襯底內(nèi)具有相鄰的NFET區(qū)域和PFET區(qū)域，所述半導(dǎo)體襯底包括基底100、位于所述基底100上的埋氧層101以及形成于所述埋氧層101上的跨越所述NFET區(qū)域和所述PFET區(qū)域的鰭片102。

所述半導(dǎo)體襯底可以為絕緣體上硅(SOI)、絕緣體上鍺(GeOI)或絕緣體上SiGe(SGOI)等，較佳地，所述半導(dǎo)體襯底的材料為絕緣體上鍺。

示例性地，所述鰭片102的材料選自Si、SiGe、Ge或III-V族半導(dǎo)體材料等材料，較佳地，所述鰭片102的材料為鍺。所述鰭片102的橫截面的形狀可以為平面形、三角形、圓形或矩形等，但并不僅限于上述列舉的形狀還可以為其它適合的形狀。

本發(fā)明的半導(dǎo)體器件還包括形成于所述NFET區(qū)域內(nèi)的無結(jié)n溝道場效應(yīng)晶體管(NFET)10和形成于所述PFET區(qū)域內(nèi)的反型模式p溝道場效應(yīng)晶體管(PFET)20。

具體地，所述無結(jié)NFET10包括：形成于所述NFET區(qū)域內(nèi)的部分所述鰭片102兩側(cè)和頂面上的第一柵極結(jié)構(gòu)1031，位于所述第一柵極結(jié)構(gòu)1031與所述鰭片102相交的區(qū)域內(nèi)的N+型溝道區(qū)1022，位于所述第一柵極結(jié)構(gòu)1031兩側(cè)的所述NFET區(qū)域內(nèi)的鰭片102中的完全金屬硅化物N+型源極1021和N+型漏極1023。

示例性地，所述第一柵極結(jié)構(gòu)1031包括自下而上層疊的柵極介電層1031a和柵極1031b。所述柵極介電層1031a可以包括傳統(tǒng)的電介質(zhì)材料諸如具有電介質(zhì)常數(shù)從大約4到大約20(真空中測量)的硅的氧化物、氮化物和氮氧化物。或者，柵極介電層可以包括具有電介質(zhì)常數(shù)從大約20到至少大約100的通常較高電介質(zhì)常數(shù)電介質(zhì)材料。這種較高電介質(zhì)常數(shù)電解質(zhì)材料可以包括但不限于：氧化鉿、硅酸鉿、氧化鈦、鈦酸鍶鋇(BSTs)和鋯鈦酸鉛(PZTs)。

所述柵極1031b可以包括各個材料，所述各個材料包含但不限于：某些金屬、金屬合金、金屬氮化物和金屬硅化物，及其層壓制件和其復(fù)合物。柵極1031b也可以包括摻雜的多晶硅和多晶硅-鍺合金材料(即，具有從每立方厘米大約1e18到大約1e22個摻雜原子的摻雜濃度)以及多晶硅金屬硅化物(polycide)材料(摻雜的多晶硅/金屬硅化物疊層材料)。本實施例中，所述柵極1031b的材料包括Cr/Au。

在一個示例中，在所述第一柵極結(jié)構(gòu)1031的兩側(cè)壁上還形成有側(cè)墻對1041。所述側(cè)墻的材料例如是氮化硅，氧化硅或者氮氧化硅等絕緣材料。隨著器件尺寸的進(jìn)一步變小，器件的溝道長度越來越小，源漏極的粒子注入深度也越來越小，側(cè)墻的作用在于以提高形成的晶體管的溝道長度，減小短溝道效應(yīng)和由于短溝道效應(yīng)引起的熱載流子效應(yīng)。本實施例中，所述側(cè)墻的厚度可以小到80埃。

無結(jié)NFET10的源極1021和漏極1023分別位于所述第一柵極結(jié)構(gòu)1031的兩側(cè)，其由完全金屬硅化物構(gòu)成，所述完全金屬硅化物可以為包括Ge和Ni、Ge和Co、Ge和Pt、Si和Ni、Si和Co等的金屬化合物。較佳地，所述完全金屬硅化物包括Ge和Ni。源極1021和漏極1023為N型重?fù)诫s，所述摻雜離子可以為As。

值得注意的是，本發(fā)明中所涉及的金屬硅化物為統(tǒng)稱，其不僅僅只包含硅的金屬化合物，其還可以為包含鍺、或III-V族半導(dǎo)體材料的金屬化合物，其由對所述鰭片進(jìn)行金屬化而獲得，故其具體的材質(zhì)取決于所述鰭片的材質(zhì)。

N+型溝道區(qū)1022位于所述第一柵極結(jié)構(gòu)1031與所述鰭片102相交的區(qū)域內(nèi)。示例性地，該N+型溝道區(qū)1022可以與源極1021和漏極1023具有相同的摻雜類型和摻雜濃度。另一個示例中，N+型溝道區(qū)1022具有從所述鰭片102與所述第一柵極結(jié)構(gòu)1031相交的表面到所述鰭片102中心區(qū)域逐漸減小的摻雜濃度，例如，所述鰭片102與所述第一柵極結(jié)構(gòu)1031相交的表面的摻雜濃度大于或等于1×10¹⁹atom/cm³。

具體地，所述反型模式PFET20包括：形成于所述PFET區(qū)域內(nèi)的部分鰭片102兩側(cè)和頂面上的第二柵極結(jié)構(gòu)1032，位于所述第二 柵極結(jié)構(gòu)1032與所述鰭片102相交的區(qū)域內(nèi)的N型溝道區(qū)1026，位于所述第二柵極結(jié)構(gòu)1032兩側(cè)的所述PFET區(qū)域內(nèi)的部分鰭片102中的P型淺摻雜源極摻雜區(qū)域1028和P型淺摻雜漏極摻雜區(qū)域1024，分別位于所述P型淺摻雜源極摻雜區(qū)域1028和P型淺摻雜漏極摻雜區(qū)域1024中的P+型源極1027和P+型漏極1025。

所述第二柵極結(jié)構(gòu)1032包括自下而上層疊的柵極介電層1032a和柵極1032b。所述柵極介電層1032a可以包括傳統(tǒng)的電介質(zhì)材料諸如具有電介質(zhì)常數(shù)從大約4到大約20(真空中測量)的硅的氧化物、氮化物和氮氧化物?；蛘?，柵極介電層可以包括具有電介質(zhì)常數(shù)從大約20到至少大約100的通常較高電介質(zhì)常數(shù)電介質(zhì)材料。這種較高電介質(zhì)常數(shù)電解質(zhì)材料可以包括但不限于：氧化鉿、硅酸鉿、氧化鈦、鈦酸鍶鋇(BSTs)和鋯鈦酸鉛(PZTs)。

柵極1032b可以包括各個材料，該各個材料包含但不限于：某些金屬、金屬合金、金屬氮化物和金屬硅化物，及其層壓制件和其復(fù)合物。柵極1032b也可以包括摻雜的多晶硅和多晶硅-鍺合金材料(即，具有從每立方厘米大約1e18到大約1e22個摻雜原子的摻雜濃度)以及多晶硅金屬硅化物(polycide)材料(摻雜的多晶硅/金屬硅化物疊層材料)。本實施例中，柵極1032b的材料包括Cr/Au。

在一個示例中，在部分所述P型淺摻雜源極摻雜區(qū)域1028和P型淺摻雜漏極摻雜區(qū)域1024中形成有金屬硅化物1028a、1024a。

其中，所述反型模式PFET的淺摻雜漏極摻雜區(qū)域1024與所述無結(jié)NFET的漏極1023相連，由于本實施例中，無結(jié)NFET的漏極為完全金屬硅化物，其與反型模式PFET的淺摻雜漏極摻雜區(qū)域102內(nèi)的金屬硅化物1024a直接連接，用于實現(xiàn)反型模式PFET的漏極和NFET的漏極的連接。

進(jìn)一步，所述半導(dǎo)體器件還包括：覆蓋所述半導(dǎo)體襯底和所述第一柵極結(jié)構(gòu)1031和所述第二柵極結(jié)構(gòu)1032的層間介電層105。層間介電層較佳地由低介電常數(shù)介電材料所形成，例如氟硅玻璃(FSG)、氧化硅(silicon oxide)、含碳材料(carbon-containing material)、孔洞性材料(porous-likematerial)或相似物。

還包括：位于層間介電層105中的分別連接第一柵極結(jié)構(gòu)1031 和第二柵極結(jié)構(gòu)1032的第一柵極接觸1062和第二柵極接觸1064、分別連接所述無結(jié)NFET的N+型源極1021和所述反型模式PFET的P型淺摻雜源極摻雜區(qū)域1028的第一源極接觸1061和第二源極接觸1065、連接所述反型模式PFET的P型淺摻雜漏極摻雜區(qū)域1024和所述無結(jié)NFET的N+型漏極1023的漏極接觸1063。

在一個示例中，將所述第一柵極接觸1062和第二柵極接觸1064連接電壓輸入端，將漏極接觸1063連接電壓輸出端，將第一源極接觸1061接地，將第二源極接觸1065連接電壓源。

本發(fā)明的半導(dǎo)體器件為一種互補(bǔ)型無結(jié)FinFET器件，具體地，該FinFET器件為一種混合型Ge CMOS反相器結(jié)構(gòu)，由在絕緣體上鍺襯底上形成的無結(jié)NFET和反型模式PFET構(gòu)成，該無結(jié)NFET具有完全金屬硅化物源極和漏極。無結(jié)NFET通過完全金屬硅化物技術(shù)可以實現(xiàn)電流不僅僅在表面?zhèn)鲗?dǎo)還可以在體內(nèi)傳導(dǎo)的傳導(dǎo)機(jī)制，另外，其在溝道區(qū)完全耗盡時關(guān)閉。

因此，根據(jù)本發(fā)明的半導(dǎo)體器件，具有優(yōu)異的性能，其可以使得在非理想界面下Ge FinFET器件發(fā)生強(qiáng)的電子反轉(zhuǎn)。

實施例二

下面，參照圖2A-圖2F以及圖3來描述本發(fā)明實施例的一種半導(dǎo)體器件的制造方法的詳細(xì)步驟。圖2A至圖2F為本發(fā)明實施例二的一種半導(dǎo)體器件的制造方法的相關(guān)步驟形成的器件的示意性剖視圖，其中，圖2B至2F的左圖均為相關(guān)步驟形成的器件沿圖1A中剖面線A-A’所獲得結(jié)構(gòu)的示意性剖視圖，圖2B中的右圖其為NFET區(qū)域和PFET區(qū)域分別沿剖面線B-B’所獲得結(jié)構(gòu)的示意性剖視圖的組合圖；圖3為本發(fā)明實施例二的一種半導(dǎo)體器件的制造方法的一種示意性工藝流程圖。

本實施例的一種半導(dǎo)體器件的制造方法，主要包括如下步驟。

首先，執(zhí)行步驟S301：提供半導(dǎo)體襯底，所述半導(dǎo)體襯底內(nèi)具有相鄰的NFET區(qū)域和PFET區(qū)域，所述半導(dǎo)體襯底包括基底100，位于所述基底100上的埋氧層101，以及位于所述埋氧層101上的半導(dǎo)體材料層102’，如圖2A所示。

所述半導(dǎo)體襯底200可以是以下所提到的材料中的至少一種：硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。較佳地，所述半導(dǎo)體襯底的材料為絕緣體上鍺。

所述半導(dǎo)體材料層102’可以選自Si、SiGe、Ge或者III-V半導(dǎo)體材料等材料。本實施例中，所述半導(dǎo)體材料層102’為Ge。

接著，執(zhí)行步驟S302，以形成N阱以及分別位于所述NFET區(qū)域和所述PFET區(qū)域內(nèi)的第一溝道區(qū)和第二溝道區(qū)，參考圖2B。

示例性地，第一離子注入的摻雜離子為As，注入能量為5～40keV，注入劑量為1～5E16cm^-2。摻雜離子還可以為其它N型摻雜雜質(zhì)，例如磷。

第一離子注入在半導(dǎo)體襯底中形成阱，以及分別在NFET區(qū)域和PFET區(qū)域中相應(yīng)的溝道區(qū)位置形成N型溝道。

接著，步驟S303，刻蝕所述半導(dǎo)體材料層，以形成跨越所述NFET區(qū)域和所述PFET區(qū)域的鰭102，如圖2B所示。

可采用本領(lǐng)域常用的方法形成鰭片102。示例性地，在半導(dǎo)體材料層上依次墊氧化層和墊氮化物層，然后在所述半導(dǎo)體材料層上形成圖案化的掩膜層，例如光刻膠掩膜層，所述光刻膠掩膜層定義了所述鰭片結(jié)構(gòu)的寬度、長度以及位置等，然后以所述光刻膠掩膜層為掩膜刻蝕所述墊氮化物層、墊氧化層和半導(dǎo)體材料層，以形成鰭片102，然后去除所述光刻膠掩膜層，去除所述光刻膠掩膜層的方法可以為氧化灰化法。需要注意的是，所述鰭片結(jié)構(gòu)的形成僅僅是示例性的，并不局限于該方法。所述鰭片102的橫截面的形狀可以為平面形、三角形、圓形或矩形，也可為其它適合的形狀在此不作具體限制。

值得注意的是，圖2B中的右圖其為NFET區(qū)域和PFET區(qū)域分別沿剖面線B-B’所獲得結(jié)構(gòu)的示意性剖視圖的組合圖，之后的各示意圖中的右圖均為組合圖，以方便理解本發(fā)明相關(guān)步驟所獲得器件的結(jié)構(gòu)。

接著，執(zhí)行步驟S304，在所述NFET區(qū)域內(nèi)的部分所述鰭片兩側(cè)和頂面上形成第一柵極結(jié)構(gòu)1031，所述第一柵極結(jié)構(gòu)1031與所述鰭片102相交的區(qū)域為第一溝道區(qū)1022，在所述PFET區(qū)域的部分所 述鰭片102兩側(cè)和頂面上形成第二柵極結(jié)構(gòu)1032，所述第二柵極結(jié)構(gòu)1032與所述鰭片102相交的區(qū)域為第二溝道區(qū)1026，如圖2C所示。

在一個示例中，在形成所述鰭片之后形成第一柵極結(jié)構(gòu)之前，對NFET區(qū)域內(nèi)的對應(yīng)第一溝道區(qū)1022的部分鰭片進(jìn)行第二離子注入，以使所述第一溝道區(qū)1022為N+型溝道區(qū)。示例性地，所述第二離子注入的摻雜離子為As，摻雜離子還可以為其它N型摻雜雜質(zhì)，例如磷，注入能量為5～40keV，注入劑量為1～5E16cm^-2。在第二離子注入過程中，通過調(diào)整注入能量和注入劑量，使得第一溝道區(qū)1022具有從鰭片102與第一柵極結(jié)構(gòu)1031相交的表面到鰭片102中心區(qū)域逐漸減小的摻雜濃度，例如，鰭片102與第一柵極結(jié)構(gòu)1031相交的表面的摻雜濃度大于或等于1×10¹⁹atom/cm³。

所述第一柵極結(jié)構(gòu)1031和第二柵極結(jié)構(gòu)1032均包括自下而上層疊的柵極介電層1031a、1032a和柵極1031b、1032b。

所述柵極介電層1031a、1032a可以包括傳統(tǒng)的電介質(zhì)材料諸如具有電介質(zhì)常數(shù)從大約4到大約20(真空中測量)的硅的氧化物、氮化物和氮氧化物。或者，柵極介電層可以包括具有電介質(zhì)常數(shù)從大約20到至少大約100的通常較高電介質(zhì)常數(shù)電介質(zhì)材料。這種較高電介質(zhì)常數(shù)電解質(zhì)材料可以包括但不限于：氧化鉿、硅酸鉿、氧化鈦、鈦酸鍶鋇(BSTs)和鋯鈦酸鉛(PZTs)。

所述柵極1031b、1032b可以包括各個材料，所述各個材料包含但不限于：某些金屬、金屬合金、金屬氮化物和金屬硅化物，及其層壓制件和其復(fù)合物。柵極1031b、1032b也可以包括摻雜的多晶硅和多晶硅-鍺合金材料(即，具有從每立方厘米大約1e18到大約1e22個摻雜原子的摻雜濃度)以及多晶硅金屬硅化物(polycide)材料(摻雜的多晶硅/金屬硅化物疊層材料)。本實施例中，所述柵極1031b、1032b的材料包括Cr/Au。

可采用本領(lǐng)域技術(shù)人員熟知的任何適合的方法形成所述第一柵極結(jié)構(gòu)1031和第二柵極結(jié)構(gòu)1032。在一個示例中，在半導(dǎo)體襯底上形成覆蓋鰭片的柵極介電層，在柵極介電層上形成柵極層，在柵極層上形成硬掩膜層，在所述硬掩膜層上涂覆光刻膠層。圖案化所述光刻 膠層以定義第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的圖形，刻蝕硬掩膜層，形成柵極硬掩膜。隨后去除圖案化的光刻膠，以硬掩膜層為掩膜刻蝕柵極層和柵極介電層，分別形成第一柵極結(jié)構(gòu)1031和第二柵極結(jié)構(gòu)1032，該刻蝕較佳地為干法刻蝕，之后去除所述硬掩膜層。

在一個示例中，還包括對所述第一柵極結(jié)構(gòu)兩側(cè)所述NFET區(qū)域內(nèi)的鰭片進(jìn)行N型離子重?fù)诫s注入的步驟，以形成N+型源區(qū)和N+型漏區(qū)。

在另一個示例中，在NFET區(qū)域，第一溝道區(qū)1022和其兩側(cè)的N+型源區(qū)和N+型漏區(qū)可以具有相同的摻雜類型和相同的摻雜濃度，均為N型重?fù)诫s，其可通過執(zhí)行前述步驟S302時進(jìn)行N型重?fù)诫s離子注入，而同時形成。

接著，執(zhí)行步驟S305，對所述第二柵極結(jié)構(gòu)1032兩側(cè)的所述PFET區(qū)域內(nèi)暴露的鰭片102進(jìn)行P型LDD注入，以形成P型淺摻雜源極摻雜區(qū)域1028和P型淺摻雜漏極摻雜區(qū)域1024，如圖2C所示。

所述LDD注入的方法可以是離子注入工藝或擴(kuò)散工藝。在本發(fā)明的一具體實施方式中形成的器件為PFET器件，注入的雜質(zhì)離子為硼。根據(jù)所需的雜質(zhì)離子的濃度，離子注入工藝可以一步或多步完成。

接著，執(zhí)行步驟S306，進(jìn)行P型重?fù)诫s離子注入工藝，以形成位于所述P型淺摻雜源極摻雜區(qū)域1028和P型淺摻雜漏極摻雜區(qū)域1024中的P+型源極1027和P+型漏極1025，如圖2D所示。

在一個示例中，如圖2D所示，在形成執(zhí)行P型重?fù)诫s離子注入工藝之前，還包括在所述第一柵極結(jié)構(gòu)1031和所述第二柵極結(jié)構(gòu)1032的兩側(cè)壁上分別形成第一側(cè)墻對1041和第二側(cè)墻對1042的步驟。

側(cè)墻1041、1042的材料例如是氮化硅，氧化硅或者氮氧化硅等絕緣材料。隨著器件尺寸的進(jìn)一步變小，器件的溝道長度越來越小，源漏極的粒子注入深度也越來越小，側(cè)墻的作用在于以提高形成的晶體管的溝道長度，減小短溝道效應(yīng)和由于短溝道效應(yīng)引起的熱載流子效應(yīng)。本實施例中，側(cè)墻的厚度可以小到80埃。

P型重?fù)诫s離子注入工藝的摻雜雜質(zhì)可以為硼。可采用任何適合 的方法執(zhí)行該P型重?fù)诫s離子注入工藝。離子注入工藝之后還可緊接著進(jìn)行快速升溫退火工藝，利用900至1050℃的高溫來活化源極/漏極區(qū)域內(nèi)的摻雜質(zhì)，并同時修補(bǔ)在各離子注入工藝中受損的半導(dǎo)體襯底表面的晶格結(jié)構(gòu)。

接著，執(zhí)行步驟S307，形成覆蓋所述PFET區(qū)域的硅化物阻擋層。

可采用本領(lǐng)域技術(shù)人員常用的任何方法形成硅化物阻擋層，該硅化物阻擋層用于覆蓋PFET區(qū)域，暴露第一柵極結(jié)構(gòu)兩側(cè)的NFET區(qū)域內(nèi)的源極和漏極，同時還可暴露PFET區(qū)域內(nèi)的部分P型淺摻雜源極摻雜區(qū)域1028和P型淺摻雜漏極摻雜區(qū)域1024。示例性地，硅化物阻擋層由氧化硅和硅烷組成。

接著，執(zhí)行步驟S308，在所述NFET區(qū)域的第一柵極結(jié)構(gòu)1031兩側(cè)暴露的鰭片內(nèi)形成完全金屬硅化物N+型源極1021和N+型漏極1023，其中，所述N+型漏極1023靠近所述P型淺摻雜漏極摻雜區(qū)域1024，如圖2E所示。

本實施例中，通過自對準(zhǔn)金屬硅化工藝形成所述完全金屬硅化物N+型源極1021和N+型漏極1023。

在一個示例中，所述自對準(zhǔn)金屬硅化工藝包括以下步驟：在所述NFET區(qū)域內(nèi)的所述第一柵極結(jié)構(gòu)兩側(cè)暴露的鰭片表面上沉積形成金屬層(圖中未示出)，金屬層可包括鎳、鈷及鉑或其組合的材料，所述金屬層的厚度范圍為5～50nm。進(jìn)行熱退火，直到被所述金屬層覆蓋的鰭片完全轉(zhuǎn)變?yōu)榻饘俟杌?，所述退火為氮氣氣氛中的快速退火，所述快速退火的溫度?00℃。去除未反應(yīng)的金屬層。采用包括雙氧水和硫酸的溶液去除所述未反應(yīng)的金屬層。示例性地，所述雙氧水與所述硫酸的摩爾比為1:4。

所述完全金屬硅化物可以為包括Ge和Ni、Ge和Co、Ge和Pt、Si和Ni、Si和Co等的金屬化合物。其具體材質(zhì)取決于鰭片的材質(zhì)，例如，當(dāng)鰭片的材料為Ge時，則完全金屬硅化物包括Ge和Ni。

在一個示例中，硅化物阻擋層覆蓋PFET區(qū)域，暴露第一柵極結(jié)構(gòu)兩側(cè)的NFET區(qū)域內(nèi)的源極和漏極，同時還可暴露PFET區(qū)域內(nèi)的部分P型淺摻雜源極摻雜區(qū)域1028和P型淺摻雜漏極摻雜區(qū)域1024，在本步驟中，即可同時形成位于所述第二柵極結(jié)構(gòu)1032兩側(cè) 的部分所述P型淺摻雜源極摻雜區(qū)域1028和P型淺摻雜漏極摻雜區(qū)域1024中的金屬硅化物1028a、1024a。

之后還包括執(zhí)行步驟S309，形成覆蓋所述半導(dǎo)體襯底、所述第一柵極結(jié)構(gòu)和所述第二柵極結(jié)構(gòu)的層間介電層105，如圖2F所示。

層間介電層105較佳地由低介電常數(shù)介電材料所形成，例如氟硅玻璃(FSG)、含碳材料(carbon-containing material)、孔洞性材料(porous-likematerial)、氧化硅(silicon oxide)或相似物。可采用任何適合的方法形成層間介電層105，例如利用熱化學(xué)氣相沉積(thermal CVD)制造工藝或高密度等離子體(HDP)制造工藝形成。沉積層間介電層之后，還包括對層間介電層執(zhí)行化學(xué)機(jī)械研磨的步驟，以獲得平坦的表面。

最后，執(zhí)行步驟S310，在所述層間介電層105內(nèi)分別形成連接所述第一柵極結(jié)構(gòu)1031和所述第二柵極結(jié)構(gòu)1031的第一柵極接觸1062和第二柵極接觸1064，連接所述NFET區(qū)域內(nèi)的源極1021和所述PFET區(qū)域內(nèi)的P型淺摻雜源極摻雜區(qū)域1028的第一源極接觸1061和第二源極接觸1065，連接所述PFET區(qū)域內(nèi)的P型淺摻雜漏極摻雜區(qū)域1024和所述NFET區(qū)域內(nèi)的漏極1023的漏極接觸1064。

可采用任何適合的方法形成上述各種接觸，例如利用大馬士革工藝形成銅互連結(jié)構(gòu)以用作接觸。示例性地，所述PFET區(qū)域內(nèi)的P型淺摻雜漏極摻雜區(qū)域1024和所述NFET區(qū)域內(nèi)的漏極1023相連接，可通過形成于P型淺摻雜漏極摻雜區(qū)域1024內(nèi)的金屬硅化物1024a與漏極接觸1064相連接。在另一個示例中，當(dāng)PFET區(qū)域內(nèi)的P型淺摻雜源極摻雜區(qū)域1028內(nèi)的金屬硅化物1028a與第二源極接觸1065相連接。

在一個示例中，將所述第一柵極接觸1062和第二柵極接觸1064連接電壓輸入端，將漏極接觸1063連接電壓輸出端，將第一源極接觸1061接地，將第二源極接觸1065連接電壓源。

根據(jù)本發(fā)明的制造方法，形成一種互補(bǔ)型無結(jié)FinFET器件，具體地，該FinFET器件為一種混合型Ge CMOS反相器結(jié)構(gòu)，由在絕緣體上鍺襯底上形成的無結(jié)NFET和反型模式PFET構(gòu)成，該無結(jié)NFET具有完全金屬硅化物源極和漏極。無結(jié)NFET通過完全金屬硅 化物技術(shù)可以實現(xiàn)不僅僅在表面?zhèn)鲗?dǎo)電流還可以在體內(nèi)傳導(dǎo)電流的傳導(dǎo)機(jī)制，另外，其在溝道區(qū)完全耗盡時關(guān)閉。

因此，根據(jù)本發(fā)明的制造方法所獲得半導(dǎo)體器件，其可以使得在非理想界面下Ge FinFET器件發(fā)生強(qiáng)的電子反轉(zhuǎn)，進(jìn)而提高了器件的性能。

本發(fā)明已經(jīng)通過上述實施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。