本發(fā)明涉及半導(dǎo)體部件及其制造方法。

背景技術(shù)：

半導(dǎo)體集成電路(IC)產(chǎn)業(yè)已經(jīng)經(jīng)歷了指數(shù)增長。在IC材料和設(shè)計(jì)上的技術(shù)進(jìn)步已經(jīng)生產(chǎn)了多代IC，其中，每代IC都具有比前一代更小和更復(fù)雜的電路。在IC的進(jìn)化過程中，功能密度(即每個(gè)芯片區(qū)域的互連器件的數(shù)量)得到普遍增加但是幾何尺寸(即，使用制造工藝能夠生產(chǎn)的最小部件(或線))卻減小了。通常這種比例減小工藝以提高生產(chǎn)效率并降低相關(guān)成本的方式提供益處。這種比例減小還增加了IC的加工和制造復(fù)雜度，為了實(shí)現(xiàn)這些進(jìn)步，在IC加工和制造上也需要類似的發(fā)展。

更小的部件尺寸使用諸如鰭式場效應(yīng)晶體管(FinFET)器件的多柵極器件。FinFET這么命名的原因是柵極形成在從襯底延伸出的“鰭”上并且圍繞該“鰭”。正如該術(shù)語在本發(fā)明中所實(shí)施的，F(xiàn)inFET器件是任意基于鰭的多柵極晶體管。FinFET器件可以在在包括溝道區(qū)域的鰭的側(cè)面和/或頂部提供柵極時(shí)允許縮小器件的柵極寬度。隨著技術(shù)節(jié)點(diǎn)的縮小而實(shí)現(xiàn)的另一個(gè)進(jìn)步在于，在一些IC設(shè)計(jì)中，利用金屬柵電極替代了典型的多晶硅柵電極，利用減小的部件尺寸改善了器件性能。形成金屬柵電極的一種方法是“柵極最后”或“替換柵極”方法，在“替換柵極”方法中，來形成一個(gè)將通常為多晶硅的偽柵極被金屬柵極替換。在工藝的后期提供金屬柵極可以避免在加工期間功函金屬的穩(wěn)定性問題。

但是，在諸如金屬柵極FinFET的器件中提供合適的應(yīng)力和/或柵極電阻仍有挑戰(zhàn)。例如，在柵極上的低應(yīng)力和/或高柵極電阻可以引起器件性能的降低。

技術(shù)實(shí)現(xiàn)要素：

為解決現(xiàn)有技術(shù)中的問題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體部件，包括：

襯底；

設(shè)置在所述襯底上的界面層；

設(shè)置在所述襯底上的第一金屬柵極結(jié)構(gòu)，包括：

設(shè)置在所述界面層上的第一高k介電層；以及

設(shè)置在所述第一高k介電層上的第一金屬柵極層；以及

設(shè)置在所述襯底上的第二金屬柵極結(jié)構(gòu)，包括：

設(shè)置在所述界面層上的第二高k介電層；

設(shè)置在所述第二高k介電層上的第三高k介電層；以及

設(shè)置在所述第三高k介電層上的第二金屬柵極層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，所述第二高k介電層的介電常數(shù)大于或小于所述第三高k介電層的介電常數(shù)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，所述第一高k介電層和所述第二高k介電層由相同的材料制成。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中，所述第一高k介電層和所述第三高k介電層由相同的材料制成。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，進(jìn)一步包括：設(shè)置在所述第一高k介電層上的第一功函金屬層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，進(jìn)一步包括：設(shè)置在所述第一高k介電層和所述第一功函金屬層之間的阻擋層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，進(jìn)一步包括：設(shè)置所述第三高k介電層上的第二功函金屬層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，進(jìn)一步包括：設(shè)置在所述第三高k介電層和所述第二功函金屬層之間的阻擋層。

根據(jù)本發(fā)明的又一方面，提供了一種半導(dǎo)體部件，包括：

第一器件，包括：

第一源極；

第一漏極；以及

設(shè)置在所述第一源極和所述第一漏極之間的第一金屬柵極結(jié)構(gòu)，所述第一金屬柵極結(jié)構(gòu)包括：

第一高k介電層；以及

設(shè)置在所述第一高k介電層上的第一金屬柵極層；

以及

第二器件，包括：

第二源極；

第二漏極；以及

設(shè)置在所述第二源極和所述第二漏極之間的第二金屬柵極結(jié)構(gòu)，所述第二金屬柵極結(jié)構(gòu)包括：

第二高k介電層；

設(shè)置在所述第二高k介電層上的第三高k介電層；以及

設(shè)置在所述第三高k介電層上的第二金屬柵極層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中所述第一器件的閾值電壓不同于所述第二器件的閾值電壓。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中所述第一器件和所述第二器件為FinFET器件。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，進(jìn)一步包括設(shè)置在所述第一高k介電層和所述第一金屬柵極層之間的第一功函金屬層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，進(jìn)一步包括設(shè)置在所述第三高k介電層和所述第二金屬柵極層之間的第二功函金屬層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中所述第一高k介電層和所述第二高k介電層的材料相同。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中所述第一高k介電層和所述第三高k介電層的材料相同。

根據(jù)本發(fā)明的再一方面，提供了一種用于制造半導(dǎo)體部件的方法，包括：

在襯底上形成界面層；

在所述界面層上形成第一高k介電層；

在所述第一高k介電層的一部分上形成第二高k介電層；

在所述第二高k介電層上和所述第一高k介電層的暴露部分上形成阻擋層；以及

在所述阻擋層上形成金屬柵極層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中所述第一高k介電層的介電常數(shù)大于所述第二高k介電層的介電常數(shù)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，其中所述第一高k介電層的介電常數(shù)小于所述第二高k介電層的介電常數(shù)。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，進(jìn)一步包括在所述阻擋層和所述金屬柵極層之間形成功函金屬層。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，所述阻擋層、所述功函金屬層和所述金屬柵極層形成FinFET器件的金屬柵極結(jié)構(gòu)。

附圖說明

在結(jié)合附圖閱讀以下詳細(xì)說明時(shí)可以對(duì)本發(fā)明的各個(gè)方面得到最好理解。值得注意的是，根據(jù)行業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種部件沒有以比例繪制。實(shí)際上，為了清楚地討論本發(fā)明，各種部件的尺寸可以任意增加或減小。

圖1是根據(jù)本發(fā)明一些實(shí)施例的FinFET器件實(shí)施例的立體圖；

圖2A至圖2G是根據(jù)本發(fā)明一些實(shí)施例的用于說明FinFET器件的形成方法的立體圖；

圖3是根據(jù)本發(fā)明一些實(shí)施例的半導(dǎo)體部件的截面圖；

圖4A至圖4E是根據(jù)本發(fā)明一些實(shí)施例的制造FinFET器件的不同階段的示意圖；

圖5是根據(jù)本發(fā)明一些實(shí)施例的半導(dǎo)體部件的截面圖。

具體實(shí)施方式

為了實(shí)現(xiàn)提供的目標(biāo)問題的不同部件，以下公開內(nèi)容提供了許多不同的實(shí)施例或?qū)嵗?。下文詳述了部件和布置的具體實(shí)例以簡化本發(fā)明。當(dāng)然， 這些僅僅是實(shí)例并不旨在限制本發(fā)明。例如，在以下描述中第一部件形成在第二部件的上方或之上可以包括第一和第二部件以直接接觸形成的實(shí)施例，還可以包括在第一和第二部件之間可以形成額外部件，例如第一和第二部件可以不直接接觸的實(shí)施例。此外，本發(fā)明可以在不同實(shí)例中重復(fù)引用數(shù)字和/或符號(hào)。這個(gè)重復(fù)是為了簡化和清楚的目的，而其本身并不決定本發(fā)明的各個(gè)實(shí)施例和/或配置之間的關(guān)系。

此外，在此可使用諸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空間關(guān)系術(shù)語，以容易的描述如圖中所示的一個(gè)元件或部件與另一元件(多個(gè)元件)或部件(多個(gè)部件)的關(guān)系。除圖中所示的方位之外，空間關(guān)系術(shù)語將包括使用或操作中的裝置的各種不同的方位。裝置可以以其他方式定位(旋轉(zhuǎn)90度或在其他方位)，并且通過在此使用的空間關(guān)系描述符進(jìn)行相應(yīng)地解釋。

通常本發(fā)明涉及半導(dǎo)體部件，例如FinFET器件和制造FinFET器件的方法或部分器件。隨著部件尺寸的持續(xù)減小，有一個(gè)期望去將柵極氧化層和具有高k柵極介電層和金屬柵電極的多晶硅柵電極替換以改善器件性能。一個(gè)gate last(或柵替換)方法已經(jīng)實(shí)現(xiàn)了對(duì)金屬材料的高溫處理的關(guān)注。但是，在例如金屬柵極FinFET的器件中提供合適的壓力和/或柵阻力的挑戰(zhàn)仍在增加。例如，在柵極上的低壓力和/或高柵極阻力可以引起器件性能的降低。因此，有必要在例如金屬柵極FinFET的器件中平衡壓力和/或柵阻力，這樣可以改善柵泄露和/或功能加工。

圖1是根據(jù)本發(fā)明一些實(shí)施例的FinFET器件的實(shí)施例的立體圖。FinFET器件100包括襯底102。在一些實(shí)施例中，襯底102包括體型硅襯底。襯底102可以是晶體結(jié)構(gòu)的硅。在其他實(shí)施例中，襯底102可以包括諸如鍺的其他元素半導(dǎo)體，或者包括諸如碳化硅、砷化鎵、砷化銦以及磷化銦的化合物半導(dǎo)體。在一些其他實(shí)施例中，襯底102包括絕緣體上硅(SOI)襯底。SOI襯底可以通過使用通過氧注入的分離、晶圓接合和/或其他合適的方法來制造。

FinFET器件100進(jìn)一步包括從襯底102延伸出的鰭結(jié)構(gòu)104、106(例如，硅鰭)。在一些實(shí)施例中，鰭結(jié)構(gòu)104、106可可選地包括鍺。鰭結(jié)構(gòu) 104、106可以通過使用諸如光刻和蝕刻的合適工藝來制造。在一些實(shí)施例中，使用干法蝕刻或等離子處理來從襯底102蝕刻鰭結(jié)構(gòu)104、106。淺溝槽隔離(STI)結(jié)構(gòu)108圍繞鰭104、106。STI結(jié)構(gòu)108可以包括任何合適的絕緣材料。應(yīng)當(dāng)理解，雖然這里示出了兩個(gè)鰭結(jié)構(gòu)，但是額外的平行鰭可以以類似的方法形成。

FinFET器件100進(jìn)一步包括柵極結(jié)構(gòu)110。柵極結(jié)構(gòu)110形成在鰭結(jié)構(gòu)104、106的中央部分上。在一些實(shí)施例中，多柵極結(jié)構(gòu)形成在鰭結(jié)構(gòu)的上方。柵極結(jié)構(gòu)110包括柵極介電層和柵電極。應(yīng)當(dāng)理解，許多其他層也可以存在，例如覆蓋層、界面層、間隔元件和/或其他合適的部件。在一些實(shí)施例中，柵極介電層可以包括例如氧化硅的界面層。柵極介電層可以進(jìn)一步包括諸如氮化硅、氮氧化硅、具有高介電常數(shù)(高k)的電介質(zhì)，和/或它們的組合的其他介電材料。高k介電材料的實(shí)例包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿硅、氮氧化鉿硅、鉿鉭氧化物、鉿鈦氧化物、鉿鋯氧化物和/或它們的組合。柵電極可以包括多晶硅和/或金屬，該金屬包括諸如TiN、TaN、NiSi、CoSi、Mo、Cu、W、Al、Co和/或其他合適的導(dǎo)電材料的金屬化合物。柵電極可以形成在下文將要解釋的柵極最后(gate last)工藝(或柵極替換工藝)中。

鰭結(jié)構(gòu)104、106包括被柵極結(jié)構(gòu)110圍繞的溝道區(qū)域112。鰭結(jié)構(gòu)104、106可以被摻雜以為N型FinFET(NMOS器件)或P型FinFET(PMOS器件)提供合適的溝道。鰭結(jié)構(gòu)104、106可以使用諸如離子注入、擴(kuò)散、退火和/或其他合適的工藝的工藝來摻雜。鰭結(jié)構(gòu)104、106包括與FinFET器件100相關(guān)的源極區(qū)114和漏極區(qū)116。源極區(qū)114和漏極區(qū)116可以包括用于NMOS器件的外延的(外延)硅(Si)或外延碳化硅(SiC)，以及用于PMOS器件的外延硅鍺(SIGe)或外延鍺(Ge)。FinFET器件100可以是包括在微處理器、存儲(chǔ)單元(例如，SRAM)和/或其他集成電路中的器件。

圖2A至圖2F是根據(jù)本發(fā)明一些實(shí)施例的說明FinFET器件形成方法的立體圖。在圖2A中，提供了半導(dǎo)體襯底。該半導(dǎo)體襯底可以是具有以第一方向延伸的多個(gè)鰭結(jié)構(gòu)202的含硅襯底200。此后，形成絕緣層204以 填充鰭結(jié)構(gòu)202之間的溝槽的下部部分作為STI。絕緣層204的材料可以但不限于是氧化硅。形成絕緣層204的方法包括在襯底200上沉積絕緣材料覆蓋鰭結(jié)構(gòu)202，然后可選地執(zhí)行平坦化工藝以使絕緣層204平坦，接著執(zhí)行回蝕刻工藝直到鰭結(jié)構(gòu)202的上部部分暴露。鰭結(jié)構(gòu)202可以包括源極區(qū)、漏極區(qū)和連接源極區(qū)與漏極區(qū)的溝道區(qū)域。

參考圖2B，界面層206共形地形成在襯底200上覆蓋鰭結(jié)構(gòu)202。該界面層206包括氧化硅、氮化硅或氮氧化硅。界面層206通過諸如原子層沉積(ALD)工藝、化學(xué)氣相沉積(CVD)工藝、物理氣相沉積(PVD)工藝或?yàn)R射沉積工藝的沉積工藝來形成。值得注意的是，界面層206通過沉積工藝而非熱氧化處理來形成。由于不會(huì)發(fā)生熱氧化處理導(dǎo)致的硅消耗的情況，所以在形成界面層206的步驟期間鰭102的形狀不會(huì)變形。正如圖2B所示，界面層206沿著每個(gè)鰭202的表面共形地形成。在本實(shí)施例中，由于通過沒有任何硅消耗的沉積工藝來形成界面層206，所以在形成界面層206之后，鰭結(jié)構(gòu)202的形狀保持完好。

然后，偽柵極材料層208和掩模層210依次地形成在界面層206上。該偽柵極材料層208包括多晶硅。掩模層210包括氧化硅、氮化硅、氮氧化硅或它們的組合?？梢酝ㄟ^諸如ALD工藝、CVD工藝、PVD工藝或?yàn)R射沉積工藝的沉積工藝來形成每個(gè)偽柵極材料層208和掩模層210。在圖2B中，為了說明目的提供了單個(gè)掩模層210，但是本發(fā)明對(duì)此并不限制于此。在另一個(gè)實(shí)施例中，例如，掩模層210可以是包括下部氮化硅層和上部氧化硅層的多層結(jié)構(gòu)。

參考圖2C，對(duì)掩模層210、偽柵極材料層208和界面層206圖案化以形成包括依次地形成在襯底200上的界面層206、偽柵極材料層208和掩模層210的堆疊結(jié)構(gòu)212。該堆疊結(jié)構(gòu)212以不同于第一方向的第二方向延伸橫穿鰭結(jié)構(gòu)202。在一些實(shí)施例中，第二方向垂直于第一方向。該圖案化步驟包括執(zhí)行光刻和蝕刻工藝。

參考圖2D，在堆疊結(jié)構(gòu)212的旁邊形成間隔件214。形成間隔件214的方法包括在襯底200上形成氧化硅層，然后執(zhí)行各向異性蝕刻工藝以去除該氧化硅層的一部分。接著源極區(qū)和漏極區(qū)(見圖1)在間隔件214的 旁邊形成在襯底200中。之后，接觸蝕刻停止層(CESL)216和層間介電(ILD)層218依次地形成在襯底200上以覆蓋堆疊結(jié)構(gòu)212。該CESL 216包括氮化硅。該ILD層218包括氧化硅、氮化硅、氮氧化硅、碳化硅、低介電常數(shù)介電材料或它們的組合。CESL 216和ILD層218中的每個(gè)可以通過諸如ALD工藝、CVD工藝、PVD工藝或?yàn)R射沉積工藝的沉積工藝來形成。之后，分別去除ILD層218的一部分和CESL 216的一部分來暴露堆疊結(jié)構(gòu)212的頂部。

參考圖2E，去除了堆疊結(jié)構(gòu)212以在ILD層218中形成溝槽220。該去除步驟包括執(zhí)行回蝕刻工藝。值得注意的是，在去除堆疊結(jié)構(gòu)212的步驟中，由于將界面層206去除了，所以該界面層206可以作為犧牲層。

參考圖2F，另一個(gè)界面層222和第一高k介電層224依次形成在至少溝槽220的表面上。該界面層222包括氧化硅、氮化硅或氮氧化硅。該界面層222通過諸如ALD工藝、CVD工藝、PVD工藝或?yàn)R射沉積工藝的沉積工藝形成。值得注意的是，界面層222通過沉積工藝而非熱氧化處理來形成。不會(huì)發(fā)生由于熱氧化處理引起的硅消耗，所以在形成界面層222的步驟期間鰭結(jié)構(gòu)202的形狀不會(huì)變形。界面層222沿著每個(gè)鰭202的表面共形地形成。在一些實(shí)施例中，由于通過沒有任何硅消耗的沉積工藝來形成界面層222，所以在形成界面層222之后，鰭結(jié)構(gòu)202的形狀保持完好。

第一高k介電層224包括具有高介電常數(shù)的高k材料。該高k材料可以是金屬氧化物，例如稀土金屬氧化物。該高k材料可以選自由以下材料構(gòu)成的組：氧化鉿(HfO₂)、氧化鉿硅(HfSiO₄)、氮氧化鉿硅(HfSiON)、氧化鋁(Al₂O₃)、氧化鑭(La₂O₃)、氧化鉭(Ta₂O₅)、氧化釔(Y₂O₃)、氧化鋯(ZrO₂)、鈦酸鍶(SrTiO₃)、硅酸鋯(ZrSiO₄),鋯酸鉿(HfZrO₄),鍶鉍鉭(SrBi₂Ta₂O₉,SBT),鋯鈦酸鉛(PbZr_xTi_1-xO₃,PZT),以及鈦酸鍶鋇(Ba_xSr_1-xTiO₃,BST)，其中x在0和1之間。第一高k介電層224通過諸如ALD工藝、CVD工藝、PVD工藝或?yàn)R射沉積工藝的沉積工藝形成。

然后，在襯底200上形成復(fù)合金屬層236以至少使溝槽220填充滿而作為堆疊金屬柵極。對(duì)于復(fù)合金屬層236的細(xì)節(jié)則在圖4A至圖4E中論述。復(fù)合金屬層236中的每層可以通過諸如ALD工藝、CVD工藝、PVD工藝、 濺射沉積工藝的類似沉積工藝形成。

在一些實(shí)施例中，F(xiàn)inFET器件可選地可包括如在圖2E之后的圖2G所示的位于第一高k介電層224上的第二高k介電層226。該第一高k介電層224和第二高k介電層226由不同的高k材料組成。第二高k介電層226所具有的介電常數(shù)可以低于或高于第一高k介電層224所具有的介電常數(shù)。該高k第二高k介電層226可以由氧化鉿(HfO₂)、氧化鉿硅(HfSiO₄)、氮氧化鉿硅(HfSiON)、氧化鋁(Al₂O₃)、氧化鑭(La₂O₃)、氧化鉭(Ta₂O₅)、氧化釔(Y₂O₃)、氧化鋯(ZrO₂)、鈦酸鍶(SrTiO₃)、硅酸鋯(ZrSiO₄),鋯酸鉿(HfZrO₄),鍶鉍鉭(SrBi₂Ta₂O₉,SBT),鋯鈦酸鉛(PbZr_xTi_1-xO₃,PZT),以及鈦酸鍶鋇(Ba_xSr_1-xTiO₃,BST)(其中x在0和1之間)組成。第二高k介電層226通過諸如ALD工藝、CVD工藝、PVD工藝或?yàn)R射沉積工藝的沉積工藝形成。

之后，去除位于溝槽220外側(cè)的界面層222、第一高k介電層224、第二高k介電層226(可選地)和復(fù)合金屬層236。因此得到了FinFET器件，其中，第一高k介電層224和第二高k介電層226(可選地)作為柵極介電層，而復(fù)合層236則作為金屬柵電極。在圖1中顯示有接觸蝕刻停止層(CESL)216和層間介電(ILD)層218。

參考圖3，圖3是根據(jù)本發(fā)明的一些實(shí)施例的半導(dǎo)體部件的截面圖。在一些實(shí)施例中，半導(dǎo)體部件包括具有第一高k介電層224的FinFET器件300a和具有第一高k介電層224和第二高k介電層226的FinFET器件300b?？梢愿鶕?jù)不同期望將具有單層高k介電層的FinFET器件300a和具有雙層高k介電層的FinFET器件300b的數(shù)量比例進(jìn)行設(shè)計(jì)。例如，在一些實(shí)施例中，F(xiàn)inFET器件300a的數(shù)量多于FinFET器件300b的數(shù)量。然而，F(xiàn)inFET器件300a的數(shù)量也可以小于或等于FinFET器件300b的數(shù)量。同樣的，F(xiàn)inFET器件300a和FinFET器件300b的位置與布置也可以根據(jù)不同需求而不同。

FinFET器件300a和FinFET器件300b的比值可以用來調(diào)節(jié)閾值電壓(V_T)。例如，與FinFET器件300a的閾值電壓相比，將FinFET器件300b的閾值電壓向負(fù)方向移動(dòng)。因此，半導(dǎo)體部件的飽和電流(Isat)和漏電流 可以通過適當(dāng)?shù)卦O(shè)計(jì)FinFET器件300a與FinFET器件300b的比及其布置來改善。

此外，由于閾值電壓可以通過使FinFET器件300b包含有雙層高k介電層來調(diào)節(jié)，所以形成金屬柵極的復(fù)合金屬層236的堆疊層可以減少。形成金屬柵極的層的減少可以節(jié)約形成半導(dǎo)體部件的成本和制造時(shí)間。

圖4A至圖4E是根據(jù)本發(fā)明一些實(shí)施例的制造FinFET器件300a和FinFET器件300b的不同階段的視圖。更特別地，圖4A至圖4E是與FinFET器件300a和FinFET器件300b的復(fù)合金屬層236的制造相關(guān)聯(lián)的，其中，該復(fù)合金屬層236填充溝槽220(見圖2E)而形成。在圖4A中，界面層222形成在襯底200上，并且第一高k介電層224形成在界面層222上。該界面層222包括氧化硅、氮化硅或氮氧化硅。該界面層可以通過諸如ALD工藝、CVD工藝、PVD工藝或?yàn)R射沉積工藝的沉積工藝形成。第一高k介電層224包括具有高介電常數(shù)的高k材料。高k材料可以是金屬氧化物，諸如稀土金屬氧化物。第一高k介電層224通過諸如ALD工藝、CVD工藝、PVD工藝或?yàn)R射沉積工藝的沉積工藝形成。

參考圖4B，第二高k介電層226形成在第一高k介電層224的一部分上。該第二高k介電層226包括具有高介電常數(shù)的高k材料。該高k材料可以是金屬氧化物，例如稀土金屬氧化物。第一高k介電層224的介電常數(shù)可以大于或小于第二高k介電層226的介電常數(shù)。第一高k介電層224的厚度可以大于、等于或小于第二高k介電層226的厚度。該第二高k介電層226通過諸如ALD工藝、CVD工藝、PVD工藝或?yàn)R射沉積工藝的沉積工藝形成。

參考圖4C，阻擋層240形成在第二高k介電層226和第一高k介電層224暴露的部分上并覆蓋第二高k介電層226和第一高k介電層224暴露的部分。該阻擋層240可以是金屬層，例如氮化鈦(TiN)層。該阻擋層240可以通過諸如ALD工藝、CVD工藝、PVD工藝或?yàn)R射沉積工藝的沉積工藝形成。

阻擋層240還可以通過例如在氨氣(NH₃)和四氯化鈦(TiCl₄)之間使用熱化學(xué)氣相沉積反應(yīng)的滲氮工藝來形成。在一些實(shí)施例中，阻擋層240 的表面可以進(jìn)一步的通過滲氮工藝(例如使用氨氣)來處理?？蛇x地，在一些實(shí)施例中，可以使用后金屬退火(PMA)工藝來改善第一高k介電層224、第二高k介電層226和阻擋層240的密度和質(zhì)量。

在圖4D中，功函金屬層242形成在阻擋層240上。在一些實(shí)施例中，F(xiàn)inFET器件可以是NMOS器件，并且功函金屬層242可以由例如Ti、Ag、Al、TiAlMo、Ta、TaN、TiAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr或它們的組合制成。可選地，F(xiàn)inFET器件可以是PMOS器件，并且，功函金屬層242可以由例如TiN、W、Ta、Ni、Pt、Ru、Mo、Al、WN或它們的組合制成。功函金屬層242可以通過諸如ALD工藝、CVD工藝、PVD工藝或?yàn)R射沉積工藝的沉積工藝形成。

在圖4E中，金屬柵極層244形成在功函金屬層242上。該金屬柵極層244可以通過ALD、PVD、CVD或其他工藝沉積在功函金屬層242上。該金屬柵極層244例如由Al、W、Co、Cu制成。

第一高k介電層224或第一高k介電層224和第二高k介電層226用作FinFET器件300a和FinFET器件300b(見圖3)中的柵極介電層。從底部到頂部包括阻擋層240、功函金屬層242和功函金屬層242的復(fù)合金屬層236被形成并用作FinFET器件300a和FinFET器件300b中的金屬柵極結(jié)構(gòu)。

半導(dǎo)體部件可以利用具有第一高k介電層224的FinFET器件300a和具有第一高k介電層224和第二高k介電層226二者的FinFET器件300b，這樣可以通過布置FinFET器件300a和FinFET器件300b來調(diào)節(jié)半導(dǎo)體部件的性能。因此，可以減少金屬柵極層244的厚度和層數(shù)。

然而，該概念還可以用在其他有源器件中，例如P溝道場效應(yīng)晶體管(PFET)、N溝道場效應(yīng)晶體管(NFET)、金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)、互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管、雙極型晶體管、高電壓晶體管、和高頻晶體管、和其他的存儲(chǔ)單元、以及它們的任何組合和/或其他半導(dǎo)體部件。

圖5是根據(jù)本發(fā)明一些實(shí)施例的半導(dǎo)體部件的截面圖。半導(dǎo)體部件400包括器件410a和器件410b，其中，器件410a形成在襯底420的第一區(qū)域 430上，并且器件410b形成在襯底420的第二區(qū)域440上。器件410a具有位于襯底420中的源極432和漏極434，以及位于襯底420上的金屬柵極結(jié)構(gòu)450。金屬柵極結(jié)構(gòu)450從下至上包括界面層452、第一高k介電層454、功函金屬層456、以及金屬柵極層458，其中第一高k介電層454用作柵極介電層，并且，功函金屬層456和金屬柵極層458用作金屬柵極。器件410b具有位于襯底420中的源極442和漏極444，以及位于襯底420上的金屬柵極結(jié)構(gòu)460。金屬柵極結(jié)構(gòu)460從下至上包括界面層462、第一高k介電層464、第二高k介電層466、功函金屬層468、以及金屬柵極層470，其中第一高k介電層464和第二高k介電層466用作柵極介電層，并且，功函金屬層468和金屬柵極層470用作金屬柵極?？梢酝ㄟ^相同的工藝形成界面層452和462。在一些實(shí)施例中，第一高k介電層454和464由相同的材料以及相同的工藝制成。在一些實(shí)施例中，第一高k介電層454和第二高k介電層466由相同的材料以及相同的工藝制成。

正如前文所述，可以通過使用器件410a和器件410b來調(diào)節(jié)半導(dǎo)體部件的性能。因此，金屬柵極層458和470的厚度和層數(shù)可以減少。隨著金屬柵極450和460的制作環(huán)節(jié)減少，成本和制作時(shí)間也減少。

根據(jù)以上實(shí)施例，由于半導(dǎo)體器件使用具有單層高k介電層的器件，以及具有雙層高k介電層的器件，因此，諸如閾值電壓、飽和電流和漏電流的性能可以由器件的布置和比例而改善。因此，可以減少金屬柵極層的層數(shù)和厚度，以及簡化金屬柵極的制造環(huán)節(jié)。

本發(fā)明的一方面提供了一種半導(dǎo)體部件，其包括襯底、設(shè)置在襯底上的界面層、設(shè)置在襯底上的第一金屬柵極結(jié)構(gòu)和第二金屬柵極結(jié)構(gòu)。該第一金屬柵極結(jié)構(gòu)包括設(shè)置在界面層上的第一高k介電層，和設(shè)置在第一高k介電層上的第一金屬柵極層。第二金屬柵極結(jié)構(gòu)包括設(shè)置在界面層上的第二高k介電層、設(shè)置在第二高k介電層上的第三k介電層，和設(shè)置在第三高k介電層上的第二金屬柵極層。

本發(fā)明的另一方面提供了一種包括第一器件和第二器件的半導(dǎo)體部件。第一器件包括第一源極、第一漏極，和設(shè)置在第一源極和第一漏極之間的第一金屬柵極結(jié)構(gòu)。第一金屬柵極結(jié)構(gòu)包括第一高k介電層、和設(shè)置 在第一高k介電層上的第一金屬柵極層。第二器件包括第二源極、第二漏極，和設(shè)置在第二源極與第二漏極之間的第二金屬柵極結(jié)構(gòu)。第二金屬柵極結(jié)構(gòu)包括第二高k介電層、設(shè)置在第二高k介電層上的第三高k介電層，和設(shè)置在第三高k介電層上的第二金屬柵極層。

本發(fā)明的再一方面提供了一種制造半導(dǎo)體部件的方法。該方法包括在襯底上形成界面層，在界面層上形成第一高k介電層，在第一高k介電層的一部分上形成第二高k介電層，在第二高k介電層以及第一高k介電層的暴露部分上形成阻擋層，以及在阻擋層上形成金屬柵極層。

上文概述了幾個(gè)實(shí)施例的部件使得本領(lǐng)域技術(shù)人員可以更好的理解本發(fā)明的各方面。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)意識(shí)到他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或修改其他的工藝和結(jié)構(gòu)以達(dá)到本文介紹的實(shí)施例的同樣的目的和/或?qū)崿F(xiàn)本文介紹的實(shí)施例的相同的優(yōu)點(diǎn)。本領(lǐng)域技術(shù)人員還應(yīng)理解，這種等同的構(gòu)造不背離本發(fā)明的精神和范圍，并且它們可以做出各種改變、替換和修改而不背離本發(fā)明的精神和范圍。