半導體設(shè)置及其制造方法
【專利摘要】本申請公開了一種半導體設(shè)置及其制造方法。一示例設(shè)置可以包括：襯底；在襯底上形成的背柵；在背柵的相對兩側(cè)由襯底中半導體的一部分形成的鰭；以及夾于背柵與各鰭之間的背柵介質(zhì)層。
【專利說明】半導體設(shè)置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本公開涉及半導體領(lǐng)域，更具體地，涉及一種包括鰭(fin)結(jié)構(gòu)的半導體設(shè)置及其制造方法。
【背景技術(shù)】
[0002]為了應(yīng)對半導體器件的不斷小型化所帶來的挑戰(zhàn)，如短溝道效應(yīng)等，已經(jīng)提出了多種高性能器件，例如UTBB (超薄埋入氧化物和本體)器件和FinFET (鰭式場效應(yīng)晶體管)
坐寸ο
[0003]UTBB器件利用ET-SOI (極薄-絕緣體上半導體)襯底。由于SOI襯底中埋入氧化物(BOX)的存在，可以抑制短溝道效應(yīng)。另外，可以SOI襯底背側(cè)設(shè)置背柵電極，來控制器件的閾值電壓，從而可以有效降低器件的功耗(例如，通過在器件截止時提升閾值電壓，從而降低漏電流)。但是，ET-SOI的成本極高，且存在自加熱問題。而且，隨著器件的不斷小型化，ET-SOI越來越難以制造。
[0004]FinFET是一種立體型器件，包括在襯底上豎直形成的鰭(fin)，可以在鰭中形成器件的導電溝道。由于可以提升鰭的高度而不增加其占用面積(footprint)，從而可以增加每單位占用面積的電流驅(qū)動能力。但是，F(xiàn)inFET并不能有效地控制其閾值電壓。而且，隨著器件的不斷小型化，鰭越來越薄，從而容易在制造過程中坍塌。

【發(fā)明內(nèi)容】

[0005]本公開的目的至少部分地在于提供一種半導體設(shè)置及其制造方法。
[0006]根據(jù)本公開的一個方面，提供了一種半導體設(shè)置，包括:襯底；在襯底上形成的背柵；在背柵的相對兩側(cè)由襯底中半導體的一部分形成的鰭；以及夾于背柵與各鰭之間的背柵介質(zhì)層。
[0007]根據(jù)本公開的另一方面，提供了一種制造半導體設(shè)置的方法，包括:在襯底中形成背柵槽；在背柵槽的側(cè)壁上形成背柵介質(zhì)層；向背柵槽中填充導電材料，形成背柵；對襯底進行構(gòu)圖，以形成與背柵介質(zhì)層鄰接的鰭。
[0008]根據(jù)本發(fā)明的示例性實施例，兩個鰭之間夾有背柵，從而整體上構(gòu)成一種三明治鰭(sandwich Fin,或者簡稱為sFin)。以這種sFin為基礎(chǔ),可以制作多種器件,例如三明治鰭式場效應(yīng)晶體管(sFinFET)。在這樣的基于sFin的器件中，一方面，可以通過背柵，有效地控制器件的閾值電壓。另一方面，背柵可以充當鰭的支撐結(jié)構(gòu)，有助于改善結(jié)構(gòu)的可靠性。
【專利附圖】

【附圖說明】
[0009]通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中:
[0010]圖1是示出了根據(jù)本公開一個實施例的半導體設(shè)置的透視圖；[0011]圖2是示出了根據(jù)本公開另一實施例的半導體設(shè)置的透視圖；
[0012]圖3是示出了圖2所示的半導體設(shè)置沿A-A'線切開后的透視圖；
[0013]圖4-23是示出了根據(jù)本公開另一實施例的制造半導體設(shè)置的流程中多個階段的示意圖。
【具體實施方式】
[0014]以下，將參照附圖來描述本公開的實施例。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本公開的概念。
[0015]在附圖中示出了根據(jù)本公開實施例的各種結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節(jié)，并且可能省略了某些細節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實際所需可以另外設(shè)計具有不同形狀、大小、相對位置的區(qū)域/層。
[0016]在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調(diào)轉(zhuǎn)朝向時，該層/元件可以位于該另一層/元件“下”。
[0017]根據(jù)本公開的實施例，提供了一種半導體設(shè)置。該半導體設(shè)置可以包括在襯底如體半導體襯底上形成的三明治鰭(sFin)結(jié)構(gòu)。例如，該sFin結(jié)構(gòu)包括兩個鰭以及夾于這兩個鰭之間的背柵。鰭與背柵之間通過背柵介質(zhì)隔開，從而可以通過向背柵施加偏置，來對鰭加以控制。根據(jù)一示例，鰭可以通過對襯底進行構(gòu)圖從而由襯底的一部分來形成。
[0018]根據(jù)本公開的實施例，背柵可以與襯底電接觸。這樣，可以通過襯底，來向背柵施加偏置。為了改善偏置施加效率，襯底中可以形成有阱區(qū)，從而背柵與阱區(qū)電接觸。可以通過到達阱區(qū)的電接觸部，來向背柵施加偏置。另外，為了進一步降低背柵與阱區(qū)之間的接觸電阻，在阱區(qū)中與背柵相對應(yīng)的位置處可以形成有接觸區(qū)。這種接觸區(qū)的摻雜濃度可以高于阱區(qū)中其余部分的摻雜濃度。
[0019]根據(jù)本公開的實施例，可以sFin為基礎(chǔ),來形成多種半導體器件,例如sFinFET。盡管sFin中包括了背柵，但是sFin整體上可以呈現(xiàn)鰭狀，從而現(xiàn)有的各種FinFET制造工藝和制造設(shè)備仍然可適用于制造sFinFET。因此，可以應(yīng)用本公開的技術(shù)，而無需重新開發(fā)另外的制造工藝和制造設(shè)備。
[0020]這種sFinFET例如可以包括在襯底上形成的、與sFin(特別是其中的鰭)相交的柵堆疊。為了電隔離柵堆疊與襯底，sFinFET可以包括在襯底上形成的隔離層，這種隔離層露出sFin中鰭的一部分(該部分用作sFinFET的真正鰭)，而柵堆疊形成于隔離層上。由于鰭的底部被隔離層遮擋，所以柵堆疊難以對鰭的底部進行有效控制，從而可能造成源漏之間經(jīng)由鰭底部的漏電流。為抑制這種漏電流，sFinFET可以包括位于鰭的露出部分下方的穿通阻擋部(PTS)。例如，該PTS可以基本上位于sFin的鰭中被隔離層遮擋的部分中。
[0021]柵堆疊在鰭中限定了溝道區(qū)(對應(yīng)于鰭中與柵堆疊相交的部分)，并因此限定了源/漏區(qū)(對應(yīng)于鰭中位于溝道區(qū)相對兩側(cè)的部分)。根據(jù)一有利示例，柵堆疊可以與sFin中每一鰭(在與背柵相反一側(cè))的側(cè)面和頂面相交，從而可以在該側(cè)面和頂面處(在柵堆疊的控制下)形成導電溝道。結(jié)果，得到了四柵器件(柵堆疊在每一鰭各自的側(cè)面和頂面上分別構(gòu)成柵)。為了避免柵堆疊和背柵之間的干擾，它們之間可以形成有電介質(zhì)層并因此電隔離。
[0022]根據(jù)一些示例，為了增強器件性能，可以應(yīng)用應(yīng)變源/漏技術(shù)。例如，源/漏區(qū)可以包括與鰭不同材料的半導體層，從而可以向溝道區(qū)施加應(yīng)力。例如，對于P型器件，可以施加壓應(yīng)力；而對于η型器件，可以施加拉應(yīng)力。
[0023]根據(jù)本公開的一些示例，sFin可以如下來制作。例如，可以在襯底如體半導體襯底中形成背柵槽，通過向該背柵槽中填充導電材料如金屬、摻雜的多晶硅等來形成背柵。另夕卜，在填充背柵槽之前，可以在背柵槽的側(cè)壁上形成背柵介質(zhì)層。根據(jù)一有利示例，這種背柵介質(zhì)層可以按側(cè)墻(spacer)形成工藝來制作，由此可以簡化工藝。接下來，可以對襯底進行構(gòu)圖，來形成與背柵介質(zhì)層鄰接的鰭。例如，可以如此對襯底進行構(gòu)圖，使得在背柵槽的側(cè)壁(更具體地，背柵槽側(cè)壁上形成的背柵介質(zhì)層)上留有襯底的(鰭狀)部分。
[0024]為了便于背柵槽和鰭的構(gòu)圖，根據(jù)一有利示例，可以在襯底上形成構(gòu)圖輔助層。該構(gòu)圖輔助層可以被構(gòu)圖為具有與背柵槽相對應(yīng)的開口，并且在其與開口相對的側(cè)壁上可以形成圖案轉(zhuǎn)移層。這樣，可以構(gòu)圖輔助層和圖案轉(zhuǎn)移層為掩模，來構(gòu)圖背柵槽(以下稱作“第一構(gòu)圖”)；另外，可以圖案轉(zhuǎn)移層為掩模，來構(gòu)圖鰭(以下稱作“第二構(gòu)圖”)。
[0025]這樣，鰭通過兩次構(gòu)圖形成:在第一構(gòu)圖中，形成鰭的一個側(cè)面；而在第二構(gòu)圖中，形成鰭的另一個側(cè)面。在第一構(gòu)圖中，鰭尚與襯底的主體相連并因此得到支撐。另外，在第二構(gòu)圖中，鰭與背柵相連并因此得到支撐。結(jié)果，可以防止鰭的制造過程中坍塌，并因此可以更高的產(chǎn)率來制造較薄的鰭。
[0026]在第二構(gòu)圖之前，可以在背柵槽中形成電介質(zhì)層，以覆蓋背柵。該電介質(zhì)層一方面可以使背柵(例如與柵堆疊)電隔離，另一方面可以防止第二構(gòu)圖對背柵造成影響。
[0027]另外，為了便于構(gòu)圖，根據(jù)一有利示例，可以按側(cè)墻形成工藝，來在構(gòu)圖輔助層的側(cè)壁上形成圖案轉(zhuǎn)移層。由于側(cè)墻形成工藝不需要掩模，從而可以減少工藝中使用的掩模數(shù)量。
[0028]根據(jù)一示例，襯底可以包括S1、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs, InSb、InGaSb，而構(gòu)圖輔助層可以包括非晶硅。在這種情況下，為了避免在構(gòu)圖背柵槽期間不必要地刻蝕構(gòu)圖輔助層，可以在構(gòu)圖輔助層的頂面上形成保護層。另外，在形成構(gòu)圖輔助層之前，還可以在襯底上形成停止層。對于構(gòu)圖輔助層的構(gòu)圖(以在其中形成開口)可以停止于該停止層。例如，刻蝕保護層可以包括氮化物(如，氮化硅)，圖案轉(zhuǎn)移層可以包括氮化物，停止層可以包括氧化物(如，氧化硅)。
[0029]另外，根據(jù)本公開的一些示例，在如上所述制造sFin之后，可以如下來制作sFinFET。例如，可以在形成有sFin的襯底上形成隔離層，該隔離層露出sFin(特別是其中的鰭)的一部分。然后，可以在隔離層上形成與sFin相交的柵堆疊。
[0030]為了形成上述的PTS，可以在形成隔離層之后且在形成柵堆疊之前，進行離子注入。由于sFin的形狀因子及其頂部存在的各電介質(zhì)層(例如，圖案轉(zhuǎn)移層等)，PTS可以基本上形成于sFin的鰭中被隔離層遮擋的部分中。之后，還可以去除sFin中鰭頂部的電介質(zhì)層(例如，圖案轉(zhuǎn)移層等)。這樣，隨后形成的柵堆疊可以與鰭露出的側(cè)面及頂面接觸。[0031]本公開可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0032]圖1是示出了根據(jù)本公開一個實施例的半導體設(shè)置的透視圖。如圖1所示，該半導體設(shè)置包括襯底100 (例如，體半導體襯底，如硅)。當然，襯底的材料不限于硅，而是可以包括其他半導體材料，例如 Ge、SiGe、GaAs、GaSb、AlAs、InAs, InP、GaN、SiC、InGaAs, InSb、InGaSb等。在方便說明，以下以硅系材料為例進行描述。
[0033]該半導體設(shè)置還包括在襯底上形成的sFin結(jié)構(gòu)。具體地，該sFin結(jié)構(gòu)可以包括由襯底的一部分形成的兩個鰭104以及夾于它們之間的背柵120。鰭104的寬度例如為約3-28nm，且與背柵120之間通過背柵介質(zhì)層116隔開。背柵介質(zhì)層116可以包括各種合適的電介質(zhì)材料，優(yōu)選為高K電介質(zhì)材料，如HfO2，其厚度(圖中紙面內(nèi)水平方向上的維度)例如為約2-20nm。背柵120可以包括各種合適的導電材料，如TiN、W或其組合，其寬度(圖中紙面內(nèi)水平方向上的維度)例如為約5-30nm。備選地，背柵120可以包括摻雜的多晶硅，摻雜的極性(P型或η型)可以用來調(diào)節(jié)器件的閾值電壓。背柵120可以(至少部分地)嵌入襯底100中，與襯底100電接觸，從而可以通過襯底100向背柵120施加偏置。為此，襯底100中可以包括阱區(qū)100-1，以增強與背柵120的電接觸。
[0034]在圖1的示例中，鰭104與襯底100 —體，由襯底100的一部分形成。這里需要指出的是，盡管在圖1中將阱區(qū)100-1示出為還進入到鰭104中，但是本公開不限于此。例如，阱區(qū)100-1可以位于鰭104下方的襯底部分中，而沒有進入到鰭104中(特別是，在鰭104底部形成穿通阻擋部的情況下，如下所述)。
[0035]圖1中還示出了位于背柵120頂面上的電介質(zhì)層122。電介質(zhì)層122例如可以包括氧化物。電介質(zhì)層122可以將背柵120與襯底100正面(圖1中上表面)形成的其余部件(例如，柵堆疊)電隔離。
[0036]圖2是示出了根據(jù)本公開另一實施例的半導體設(shè)置的透視圖，且圖3是示出了圖2所示的半導體設(shè)置沿A-A'線切開后的透視圖。圖2和3所示的半導體設(shè)置同樣包括襯底200以及在該襯底200上形成的sFin。與圖1的實施例類似，sFin可以包括由襯底的一部分形成的兩個鰭204以及夾于它們之間的背柵220。鰭204與背柵220之間通過背柵介質(zhì)層216隔開。為了增強背柵220與襯底200之間的電接觸，襯底200中可以包括阱區(qū)200-1。關(guān)于這些特征的結(jié)構(gòu)和材料參數(shù)，可以參見以上結(jié)合圖1的說明。
[0037]另外，該半導體設(shè)置還包括在襯底200上形成的隔離層202以及在隔離層202上形成的與sFin相交的柵堆疊。例如，隔離層202可以包括氧化物。柵堆疊可以包括柵介質(zhì)層238和柵導體層240。例如，柵介質(zhì)層238可以包括高K柵介質(zhì)如HfO2，厚度為l_5nm ;柵導體層240可以包括金屬柵導體。另外，柵介質(zhì)層238還可以包括一層薄的氧化物(高K柵介質(zhì)形成于該氧化物上)，例如厚度為0.3-1.2nm。在柵介質(zhì)層238和柵導體240之間，還可以形成功函數(shù)調(diào)節(jié)層(圖中未示出)。另外，柵堆疊兩側(cè)形成有柵側(cè)墻230。例如，柵側(cè)墻230可以包括氮化物，厚度為約5-20nm。背柵220通過其頂面上的電介質(zhì)層222與柵堆疊隔離。
[0038]由于柵堆疊的存在，在sFin中限定了溝道區(qū)(對應(yīng)于鰭與柵堆疊相交的部分)和源/漏區(qū)(對應(yīng)于鰭中位于溝道區(qū)相對兩側(cè)的部分)。在圖2所示的半導體設(shè)置中，在源/漏區(qū)，還在鰭的表面上生長形成半導體層232。半導體層232可以包括不同于鰭204的材料，以便能夠向鰭204(特別是其中的溝道區(qū))施加應(yīng)力。例如，在鰭204包括Si的情況下，對于η型器件，半導體層232可以包括S1:C(C的原子百分比例如為約0.2-2%),以施加拉應(yīng)力；對于P型器件，半導體層232可以包括SiGe (例如，Ge的原子百分比為約15-75% )，以施加壓應(yīng)力。另外，半導體層232的存在還展寬了源/漏區(qū)，從而有利于后繼制造與源/漏區(qū)的接觸部。
[0039]如圖3所示，柵堆疊與鰭204 (與背柵220相反一側(cè))的側(cè)面和頂面相交。具體地，柵介質(zhì)層238與鰭204的該側(cè)面和頂面接觸，從而柵導體層240可以通過柵介質(zhì)層238控制在鰭204的該側(cè)面和頂面上均產(chǎn)生導電溝道。因此，該半導體設(shè)置可以構(gòu)成四柵器件。
[0040]圖4-23是示出了根據(jù)本公開另一實施例的制造半導體設(shè)置的流程中多個階段的示意圖。
[0041]如圖4所示，提供襯底1000，例如體半導體襯底如硅。在襯底1000中，例如通過離子注入，形成有阱區(qū)1000-1。例如，對于P型器件，可以形成η型阱區(qū)；而對于η型器件，可以形成P型阱區(qū)。例如，η型阱區(qū)可以通過在襯底1000中注入η型雜質(zhì)如P或As來形成，P型阱區(qū)可以通過在襯底1000中注入ρ型雜質(zhì)如B來形成。如果需要，在注入之后還可以進行退火。本領(lǐng)域技術(shù)人員能夠想到多種方式來形成η型阱、ρ型阱，在此不再贅述。
[0042]在襯底1000上可以依次形成停止層1006、構(gòu)圖輔助層1008和保護層1010。例如，停止層1006可以保護氧化物(如氧化硅)，厚度為約5-25nm;構(gòu)圖輔助層1008可以包括非晶硅，厚度為約50-200nm ;保護層1010可以包括氮化物(如氮化硅)，厚度為約5_15nm。這些層的材料選擇主要是為了在后繼處理過程中提供刻蝕選擇性。本領(lǐng)域技術(shù)人員應(yīng)當理解，這些層可以包括其他合適的材料，并且其中的一些層在某些情況下可以省略。
[0043]接著，在保護層1010上可以形成光刻膠1012。例如通過光刻，對光刻膠1012進行構(gòu)圖，以在其中形成與將要形成的背柵相對應(yīng)的開口。開口的寬度Dl例如可以為約15_100nmo
[0044]接著，如圖5所示，可以光刻膠1012為掩模，依次對保護層1010和構(gòu)圖輔助層1008進行刻蝕，如反應(yīng)離子刻蝕(RIE)，從而在保護層1010和構(gòu)圖輔助層1008中形成開口?？涛g可以停止于停止層1006。當然，如果構(gòu)圖輔助層1008與之下的襯底1000之間具有足夠的刻蝕選擇性，甚至可以去除這種停止層1006。之后，可以去除光刻膠1012。
[0045]然后，如圖6所示，可以在構(gòu)圖輔助層1008(與開口相對)的側(cè)壁上，形成圖案轉(zhuǎn)移層1014。圖案轉(zhuǎn)移層1014可以按照側(cè)墻形成工藝來制作。例如，可以通過在圖5所示結(jié)構(gòu)(去除光刻膠1012)的表面上淀積一層氮化物，然后對氮化物進行RIE，來形成側(cè)墻形式的圖案轉(zhuǎn)移層。所淀積的氮化物層的厚度可以為約3-28nm(基本上確定隨后形成的鰭的寬度)。這種淀積例如可以通過原子層淀積(ALD)來進行。本領(lǐng)域技術(shù)人員知道多種方式來形成這種側(cè)墻，在此不再贅述。
[0046]接下來，如圖7所示，可以構(gòu)圖輔助層1008和圖案轉(zhuǎn)移層1014為掩模，對襯底1000進行構(gòu)圖，以在其中形成背柵槽BG。在此，可以依次對停止層1006和襯底1000進行RIE，來形成背柵槽BG。由于保護層1010的存在，這些RIE不會影響到構(gòu)圖輔助層1008。當然，如果構(gòu)圖輔助層1008的材料與停止層1006和襯底1000的材料之間具有足夠的刻蝕選擇性，甚至可以去除保護層1010。
[0047]根據(jù)一有利實施例，背柵槽BG進入到阱區(qū)1000-1中。例如，如圖7所示，背柵槽BG的底面相比于阱區(qū)1000-1的頂面或最終形成的sFinFET溝道底部下凹D2的深度。D2可以在約10-30nm的范圍。
[0048]隨后，如圖8所示，可以在背柵槽BG的側(cè)壁上形成背柵介質(zhì)層1016。背柵介質(zhì)層1016可以包括任何合適的電介質(zhì)材料，優(yōu)選為高K介質(zhì)材料如Hf02。在此，可以按照側(cè)墻形成工藝，來制作背柵介質(zhì)層1016。例如，可以通過在圖7所示結(jié)構(gòu)的表面上淀積一層電介質(zhì)材料，然后對電介質(zhì)材料進行RIE，來形成側(cè)墻形式的背柵介質(zhì)層。
[0049]在此，為了降低將要形成的背柵與襯底之間的接觸電阻，如圖8中的箭頭所示，可以經(jīng)由背柵槽BG，進行離子注入，以在襯底1000(特別是阱區(qū)1000-1)中形成接觸區(qū)1018。離子注入的摻雜類型與阱區(qū)的摻雜類型相同，從而接觸區(qū)1018的摻雜濃度(例如，為lE18-lE21cm_3)高于阱區(qū)1000-1中其余部分處的摻雜濃度。由于D2(參見圖7)的存在，可以防止離子注入的摻雜劑進入到隨后形成的鰭中。
[0050]然后，如圖9所示，可以在背柵槽BG中填充導電材料，以形成背柵1020。背柵1020可以包括金屬如TiN、W或其組合等。導電材料的淀積可以通過ALD來進行。淀積進行至導電材料完全充滿背柵槽BG，然后對淀積的導電材料進行回蝕，來形成背柵1020。根據(jù)一有利示例，背柵1020的頂面可以與襯底1000的頂面(對應(yīng)于隨后形成的鰭的頂面)基本上持平，或者可以(略)高于襯底1000的頂面?？蛇x地，背柵1020也可以包括摻雜(并因此導電)的半導體材料如多晶硅，摻雜的極性可以用來調(diào)節(jié)器件的閾值電壓。
[0051]在如上所述形成背柵之后，接下來可以對襯底1000進行構(gòu)圖，來形成鰭。
[0052]在本實施例中，隨后將形成與鰭相交的柵堆疊來制造sFinFET。為了避免背柵1020與柵堆疊之間的干擾，可以如圖10所示，在背柵槽BG中進一步填充電介質(zhì)層1022，以覆蓋背柵1020。例如，電介質(zhì)層1022可以包括氧化物，且可以通過淀積氧化物然后回蝕來形成。另外，在如上所述形成氧化物的停止層1006的情況下，為了避免在接下來對襯底1000進行構(gòu)圖的操作(涉及停止層1006)中對電介質(zhì)層1022造成不必要的影響，在此可以在電介質(zhì)層1022上形成一保護層1024，例如氮化物。該保護層1024例如可以通過淀積氮化物然后回蝕來形成。在回蝕過程中，構(gòu)圖輔助層1008頂面上的保護層1010也可以被去除，從而露出構(gòu)圖輔助層1008，如圖10所示。
[0053]接下來，如圖11所示，可以通過選擇性刻蝕，如通過TMAH溶液進行濕法刻蝕，來去除構(gòu)圖輔助層1008，留下圖案轉(zhuǎn)移層1014。然后，可以圖案轉(zhuǎn)移層1014為掩模，進一步選擇性刻蝕如RIE停止層1006和襯底1000。這樣，就在背柵1020兩側(cè)留下了鰭狀的襯底部分1004，它們對應(yīng)于圖案轉(zhuǎn)移層1014的形狀。
[0054]這里需要指出的是，盡管在圖11中將鰭1004的底部示出為與背柵1020的底部基本上持平，但是本公開不限于此。根據(jù)本公開的示例，為了使得背柵1020能夠有效地控制鰭1004，在豎直方向上鰭1004的延伸范圍優(yōu)選不超過背柵1020的延伸范圍。
[0055]這樣，就得到了根據(jù)該實施例的sFin結(jié)構(gòu)。如圖11所示，該sFin結(jié)構(gòu)包括背柵1020以及位于背柵1020相對兩側(cè)的鰭1004，背柵1020與各鰭1004之間夾有背柵介質(zhì)層1016。另外，在該sFin中，鰭1004的頂面被電介質(zhì)層(包括停止層1006和圖案轉(zhuǎn)移層1014)所覆蓋。因此，隨后形成的柵堆疊可以與每一鰭各自(與背柵1020相反一側(cè))的側(cè)面相交，并控制在該側(cè)面中產(chǎn)生溝道，并因此得到雙柵器件。
[0056]在通過上述流程得到sFin之后，可以sFin為基礎(chǔ)，來制造多種器件。這里需要指出的是，在圖11所示的示例中，一起形成了三個sFin。但是本公開不限于此。例如，可以根據(jù)需要，形成更多或更少的sFin。另外，所形成的sFin的布局也不一定是如圖所示的并行設(shè)置。
[0057]在以下，將說明制造sFinFET的示例方法流程。
[0058]為制造sFinFET，可以在襯底1000上形成隔離層。例如，如圖12所示，可以在襯底上例如通過淀積形成電介質(zhì)層1002(例如，可以包括氧化物)，然后對淀積的電介質(zhì)層進行回蝕，來形成隔離層。通常，淀積的電介質(zhì)層可以完全覆蓋sFin，并且在回蝕之前可以對淀積的電介質(zhì)進行平坦化，如化學機械拋光(CMP)。根據(jù)一優(yōu)選示例，可以通過濺射來對淀積的電介質(zhì)層進行平坦化處理。例如，濺射可以使用等離子體，如Ar或N等離子體。在襯底1000中形成阱區(qū)1000-1的情況下，阱區(qū)的頂面可以不低于隔離層1002的頂面(參見圖13)。例如，隔離層1002的頂面優(yōu)選稍稍露出阱區(qū)。即，隔離層1002的頂面略低于阱區(qū)1000-1的頂面(附圖中沒有示出它們之間的高度差)。
[0059]為改善器件性能，特別是降低源漏泄漏，根據(jù)本公開的一示例，如圖13中的箭頭所示，可以通過離子注入來形成穿通阻擋部(PTS) 1046。例如，對于η型器件而言，可以注入P型雜質(zhì)，如B、BF2或In ;對于ρ型器件，可以注入η型雜質(zhì)，如As或P。離子注入可以垂直于襯底表面?？刂齐x子注入的參數(shù)，使得PTS形成于鰭1004位于隔離層1006表面之下的部分中，并且具有期望的摻雜濃度，例如約5E17-2E19cm_3，并且摻雜濃度應(yīng)高于襯底中阱區(qū)1000-1的摻雜濃度。應(yīng)當注意，由于sFin的形狀因子(細長形)及其頂部存在的各電介質(zhì)層，有利于在深度方向上形成陡峭的摻雜分布。可以進行退火如尖峰退火、激光退火和/或快速退火，以激活注入的摻雜劑。這種PTS有助于減小源漏泄漏。
[0060]為了增強器件性能，在此可以去除鰭1004頂面上的電介質(zhì)層。具體地，如圖14所示，可以依次選擇性去除如RIE圖案轉(zhuǎn)移層1014(同時也會去除保護層1024，因為在該示例中兩者均包括氮化物)以及停止層1006，來露出鰭1004的頂面。在此，電介質(zhì)層1022的厚度要充分大于停止層1006的厚度，從而可以保留。另外，背柵介質(zhì)1016超出電介質(zhì)層1022頂面的部分基本上也會被去除，因為其較薄且在去除圖案轉(zhuǎn)移層1014和保護層1024的過程中會失去支撐。這樣，在圖14所示的sFin中，隨后形成的柵堆疊可以與每一鰭各自(與背柵1020相反一側(cè))的側(cè)面以及頂面相交，并控制在該側(cè)面和頂面中產(chǎn)生溝道，并因此得到四柵器件。因此，可以改善器件的電流驅(qū)動能力。
[0061]接下來，可以在隔離層1002上形成與sFin相交的柵堆疊。例如，這可以如下進行。具體地，如圖15所示，例如通過淀積，形成柵介質(zhì)層1026。例如，柵介質(zhì)層1026可以包括氧化物，厚度為約0.8-1.5nm。在圖13所示的示例中，僅示出了形成于sFin頂面和側(cè)面上的柵介質(zhì)層1026。但是，柵介質(zhì)層1026也可以包括在隔離層1002的頂面上延伸的部分。然后，例如通過淀積，形成柵導體層1028。例如，柵導體層1028可以包括多晶硅。柵導體層1028可以填充sFin之間的間隙，并可以進行平坦化處理例如CMP。
[0062]如圖16(圖16(b)示出了沿圖16(a)中BB'線的截面圖)所示，對柵導體層1028進行構(gòu)圖。在圖16的示例中，柵導體層1028被構(gòu)圖為與sFin相交的條形。根據(jù)另一實施例，還可以構(gòu)圖后的柵導體層1028為掩模，進一步對柵介質(zhì)層1026進行構(gòu)圖。
[0063]在形成構(gòu)圖的柵導體之后，例如可以柵導體為掩模，進行暈圈(halo)注入和延伸區(qū)(extension)注入。
[0064]接下來，如圖17(圖17(b)示出了沿圖17(a)中ClCr線的截面圖，圖17 (C)示出了沿圖17(a)中C2C2'線的截面圖)所示，可以在柵導體層1028的側(cè)壁上形成柵側(cè)墻1030。例如，可以通過淀積形成厚度約為5-20nm的氮化物(如氮化硅)，然后對氮化物進行RIE，來形成柵側(cè)墻1030。在此，在形成柵側(cè)墻時可以控制RIE的量，使得柵側(cè)墻1030基本上不會形成于sFin的側(cè)壁上。本領(lǐng)域技術(shù)人員知道多種方式來形成這種側(cè)墻，在此不再贅述。
[0065]在形成側(cè)墻之后，可以柵導體及側(cè)墻為掩模，進行源/漏(S/D)注入。隨后，可以通過退火，激活注入的離子，以形成源/漏區(qū)，得到sFinFET。
[0066]為改善器件性能，根據(jù)本公開的一示例，可以利用應(yīng)變源/漏技術(shù)。具體地，如圖18 (圖18(b)示出了沿圖18(a)中ClCf線的截面圖，圖18(c)示出了沿圖18(a)中C2C2'線的截面圖)所示，可以通過外延，在鰭1004被柵堆疊露出的部分(對應(yīng)于源/漏區(qū))的表面上形成半導體層1032。根據(jù)本公開的一實施例，可以在生長半導體層1032的同時，對其進行原位摻雜。例如，對于η型器件，可以進行η型原位摻雜；而對于ρ型器件，可以進行P型原位摻雜。另外，為了進一步提升性能，半導體層1032可以包括不同于鰭1004的材料，以便能夠向鰭1004(其中將形成器件的溝道區(qū))施加應(yīng)力。例如，在鰭1004包括Si的情況下，對于η型器件，半導體層1032可以包括S1:C(C的原子百分比例如為約0.2-2%),以施加拉應(yīng)力；對于P型器件，半導體層1014可以包括SiGe(例如，Ge的原子百分比為約15-75% ),以施加壓應(yīng)力。另一方面，生長的半導體層1032在橫向上展寬一定程度,從而有助于隨后形成到源/漏區(qū)的接觸部。
[0067]盡管在圖18(c)中將半導體層1032示出為與鰭1004的邊緣重合，但是它們之間可以存在一定的偏差。另外，在柵導體層1028包括多晶硅的情況下，半導體層1032的生長可能也會發(fā)生在犧牲柵導體層1028的頂面上。這在附圖中并未示出。
[0068]在上述實施例中，在形成sFin之后，直接形成了柵堆疊。本公開不限于此。例如，替代柵工藝同樣適用于本公開。
[0069]根據(jù)本公開的另一實施例，在圖15中形成的柵介質(zhì)層1026和柵導體層1028為犧牲柵介質(zhì)層和犧牲柵導體層(這樣，通過結(jié)合圖15、16描述的操作得到的柵堆疊為犧牲柵堆疊)。接下來，可以同樣按以上結(jié)合圖17描述的操作來形成柵側(cè)墻1030。另外，同樣可以按以上結(jié)合圖18描述的操作，來應(yīng)用應(yīng)變源/漏技術(shù)。
[0070]接下來，可以根據(jù)替代柵工藝，對犧牲柵堆疊進行處理，以形成器件的真正柵堆疊。例如，這可以如下進行。
[0071]具體地，如圖19 (圖19(a)對應(yīng)于圖18(b)的截面圖，圖19(b)對應(yīng)于圖18(c)的截面圖)所示，例如通過淀積，形成電介質(zhì)層1034。該電介質(zhì)層1034例如可以包括氧化物。隨后，對該電介質(zhì)層1034進行平坦化處理例如CMP。該CMP可以停止于柵側(cè)墻1030，從而露出犧牲柵導體層1028。隨后，例如通過TMAH溶液，選擇性去除犧牲柵導體1028，從而在柵側(cè)墻1030內(nèi)側(cè)形成了柵槽1036。根據(jù)另一示例，還可以進一步去除犧牲柵介質(zhì)層1026。
[0072]然后，如圖20 (圖20 (a)對應(yīng)于圖19 (a)的截面圖，圖20 (b)對應(yīng)于圖19 (b)的截面圖，圖20(c)對應(yīng)于圖16(b)的截面圖)、圖21 (示出了圖20所示結(jié)構(gòu)的俯視圖)所示，通過在柵槽中形成柵介質(zhì)層1038和柵導體層1040，形成最終的柵堆疊。柵介質(zhì)層1038可以包括高K柵介質(zhì)例如HfO2，厚度為約l-5nm。另外，柵介質(zhì)層1038還可以包括一層薄的氧化物(高K柵介質(zhì)形成于該氧化物上)，例如厚度為0.3-1.2nm。柵導體層1040可以包括金屬柵導體。優(yōu)選地，在柵介質(zhì)層1038和柵導體層1040之間還可以形成功函數(shù)調(diào)節(jié)層(未示出)。
[0073]這樣，就得到了根據(jù)該實施例的sFinFET。如圖20、21所示，該sFinFET包括在襯底1000(更具體地，隔離層1002)上形成的與SFin (包括背柵1020和鰭1004)相交的柵堆疊(包括柵介質(zhì)層1038和柵導體層1040)。如圖20(c)清楚所示，柵導體層1040可以經(jīng)由柵介質(zhì)層1038，控制鰭1004在(與背柵1020相反一側(cè)的)側(cè)面和頂面(圖中橢圓圈)上產(chǎn)生導電溝道，從而該sFinFET是四柵器件。另外，背柵1020可以經(jīng)由背柵介質(zhì)層1016控制鰭1004，從而按需改變sFinFET的閾值。背柵1020通過電介質(zhì)層1022與柵堆疊電隔離。
[0074]在如上所述形成sFinFET之后，還可以制作各種電接觸。例如，如圖22所示，可以在圖21所示結(jié)構(gòu)的表面上淀積層間電介質(zhì)(ILD)層1042。該ILD層1042例如可以包括氧化物?？梢詫LD層1042進行平坦化處理例如CMP，使其表面大致平坦。然后，例如可以通過光刻，形成接觸孔，并在接觸孔中填充導電材料如金屬(例如，W或Cu等)，來形成接觸部，例如與柵堆疊的接觸部1044-1、與源/漏區(qū)的接觸部1044-2以及與背柵的接觸部1044-2。
[0075]圖23(a)、(b)分別示出了沿圖22中BlBl'線、B2B2'線的截面圖。如圖23所示，接觸部1044-1穿透ILD層1042，到達柵導體1040，并因此與柵導體1040電接觸；接觸部1044-2穿透ILD層1042以及電介質(zhì)層1034，達到源/漏區(qū)(在該示例中為半導體層1032)，并因此與源/漏區(qū)電接觸；接觸部1044-3穿透ILD層1042、電介質(zhì)層1034以及隔離層1002，到達襯底1000(特別是，其中的阱區(qū)1000-1)，并因此與背柵1020電接觸。通過這些電接觸，可以施加所需的電信號。
[0076]這里需要指出的是，盡管在圖23中將三個sFin的源/漏區(qū)示出為連接至相同的接觸部，但是本公開不限于此。具體的電連接方式可以根據(jù)設(shè)計而定。
[0077]在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術(shù)細節(jié)并沒有做出詳細的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當理解，可以通過各種技術(shù)手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實施例，但是這并不意味著各個實施例中的措施不能有利地結(jié)合使用。
[0078]以上對本公開的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本公開的范圍。本公開的范圍由所附權(quán)利要求及其等價物限定。不脫離本公開的范圍，本領(lǐng)域技術(shù)人員可以做出多種替代和修改，這些替代和修改都應(yīng)落在本公開的范圍之內(nèi)。
【權(quán)利要求】
1.一種半導體設(shè)置，包括: 襯底； 在襯底上形成的背柵； 在背柵的相對兩側(cè)由襯底中半導體的一部分形成的鰭；以及 夾于背柵與各鰭之間的背柵介質(zhì)層。
2.根據(jù)權(quán)利要求1所述的半導體設(shè)置，其中，背柵的頂面與各鰭的頂面基本上持平或高于鰭的頂面。
3.根據(jù)權(quán)利要求1所述的半導體設(shè)置，其中，背柵包括導電材料，且寬度為5-30nm。
4.根據(jù)權(quán)利要求1所述的半導體設(shè)置，其中，鰭包括S1、Ge、SiGe、GaAs、GaSb,AlAs、InAs, InP、GaN、SiC、InGaAs, InSb、InGaSb,且寬度為約 3_28nm。
5.根據(jù)權(quán)利要求1所述的半導體設(shè)置，其中，背柵介質(zhì)層包括高K電介質(zhì)，且厚度為約2_20nm。
6.根據(jù)權(quán)利要求1所述的半導體設(shè)置，還包括: 在襯底上形成的 隔離層，所述隔離層露出鰭的一部分；和 在隔離層上形成的柵堆疊，所述柵堆疊與所述鰭和背柵相交，其中所述柵堆疊與背柵之間通過電介質(zhì)層隔離。
7.根據(jù)權(quán)利要求6所述的半導體設(shè)置，其中，襯底中包括阱區(qū)，其中背柵與阱區(qū)電接觸。
8.根據(jù)權(quán)利要求7所述的半導體設(shè)置，其中，如果所述半導體設(shè)置用于ρ型器件，則阱區(qū)被摻雜為η型；如果所述半導體設(shè)置用于η型器件，則阱區(qū)被摻雜為ρ型。
9.根據(jù)權(quán)利要求8所述的半導體設(shè)置，其中，阱區(qū)在與背柵相對應(yīng)的位置處包括接觸區(qū)，所述接觸區(qū)的摻雜濃度高于阱區(qū)中其余部分的摻雜濃度。
10.根據(jù)權(quán)利要求8所述的半導體設(shè)置，還包括:在所述鰭被隔離層露出的部分下方形成的穿通阻擋部，所述穿通阻擋部的摻雜濃度高于阱區(qū)的摻雜濃度。
11.根據(jù)權(quán)利要求6所述的半導體設(shè)置，其中，所述柵堆疊包括柵介質(zhì)層和在柵介質(zhì)層上形成的柵導體層，其中柵介質(zhì)層與每一鰭的與背柵相反一側(cè)的側(cè)面以及每一鰭的頂面接觸。
12.根據(jù)權(quán)利要求6所述的半導體設(shè)置，還包括在每一鰭位于柵堆疊相對兩側(cè)的部分的表面上生長的半導體層。
13.根據(jù)權(quán)利要求12所述的半導體器件，其中，如果所述半導體設(shè)置用于ρ型器件，則半導體層帶壓應(yīng)力；如果所述半導體設(shè)置用于η型器件，則半導體層帶拉應(yīng)力。
14.一種制造半導體設(shè)置的方法，包括: 在襯底中形成背柵槽； 在背柵槽的側(cè)壁上形成背柵介質(zhì)層； 向背柵槽中填充導電材料，形成背柵； 對襯底進行構(gòu)圖，以形成與背柵介質(zhì)層鄰接的鰭。
15.根據(jù)權(quán)利要求14所述的方法，其中， 形成背柵槽包括: 在襯底上形成構(gòu)圖輔助層，該構(gòu)圖輔助層被構(gòu)圖為具有與背柵槽相對應(yīng)的開口 ；在構(gòu)圖輔助層與開口相對的側(cè)壁上形成圖案轉(zhuǎn)移層； 以該構(gòu)圖輔助層及圖案轉(zhuǎn)移層為掩模，對襯底進行刻蝕，以形成背柵槽，以及 形成鰭包括: 選擇性去除構(gòu)圖輔助層；以及 以圖案轉(zhuǎn)移層為掩模，對襯底進行刻蝕，以形成鰭。
16.根據(jù)權(quán)利要求15所述的方法，其中，背柵槽中填充的導電材料的頂面與襯底的頂面基本上持平或高于襯底的頂面。
17.根據(jù)權(quán)利要求15所述的方法，其中，在形成背柵之后且在對襯底進行構(gòu)圖之前，該方法還包括:在背柵槽中形成電介質(zhì)層，以覆蓋背柵。
18.根據(jù)權(quán)利要求15所述的方法，其中，襯底包括S1、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGa As, InSb、InGaSb，構(gòu)圖輔助層包括非晶硅，以及 該方法還包括:在構(gòu)圖輔助層的頂面上形成保護層，以在背柵槽的刻蝕期間保護構(gòu)圖輔助層。
19.根據(jù)權(quán)利要求18所述的方法，還包括:在襯底上形成停止層，構(gòu)圖輔助層形成于該停止層上。
20.根據(jù)權(quán)利要求19所述的方法，其中，保護層包括氮化物，圖案轉(zhuǎn)移層包括氮化物，停止層包括氧化物。
21.根據(jù)權(quán)利要求15所述的方法，其中，按側(cè)墻形成工藝，在構(gòu)圖輔助層的側(cè)壁上形成圖案轉(zhuǎn)移層。
22.根據(jù)權(quán)利要求14所述的方法，其中，在形成背柵介質(zhì)層之后，且在填充背柵槽之前，該方法還包括:經(jīng)由背柵槽進行離子注入，以在襯底中形成接觸區(qū)。
23.根據(jù)權(quán)利要求14所述的方法，其中，按側(cè)墻形成工藝，在背柵槽的側(cè)壁上形成背柵介質(zhì)層。
24.根據(jù)權(quán)利要求17所述的方法，其中，在形成鰭之后，該方法還包括: 在襯底上形成隔離層，所述隔離層露出鰭的一部分； 在隔離層上形成的柵堆疊，所述柵堆疊與所述鰭和背柵相交。
25.根據(jù)權(quán)利要求24所述的方法，其中，在形成隔離層之后且在形成柵堆疊之前，該方法還包括: 進行離子注入，以在鰭的露出部分下方形成穿通阻擋部。
【文檔編號】H01L29/78GK103985752SQ201310050109
【公開日】2014年8月13日 申請日期:2013年2月8日 優(yōu)先權(quán)日:2013年2月8日
【發(fā)明者】朱慧瓏 申請人:中國科學院微電子研究所