半導(dǎo)體設(shè)置及其制造方法
【專利摘要】本申請公開了一種半導(dǎo)體設(shè)置及其制造方法。一示例設(shè)置可以包括：襯底；在襯底上形成的背柵；在背柵的相對側(cè)壁上設(shè)置的至少一對納米線；以及夾于背柵與各納米線之間的背柵介質(zhì)層。
【專利說明】半導(dǎo)體設(shè)置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本公開涉及半導(dǎo)體領(lǐng)域,更具體地,涉及一種包括納米線(nanowire)結(jié)構(gòu)的半導(dǎo)體設(shè)置及其制造方法。
【背景技術(shù)】
[0002]為了應(yīng)對半導(dǎo)體器件的不斷小型化所帶來的挑戰(zhàn)，如短溝道效應(yīng)等，已經(jīng)提出了多種高性能器件，例如UTBB (超薄埋入氧化物和本體)器件和FinFET (鰭式場效應(yīng)晶體管)
坐寸ο
[0003]UTBB器件利用ET-SOI (極薄-絕緣體上半導(dǎo)體)襯底。由于SOI襯底中埋入氧化物(BOX)的存在，可以抑制短溝道效應(yīng)。另外，可以SOI襯底背側(cè)設(shè)置背柵電極，來控制器件的閾值電壓，從而可以有效降低器件的功耗(例如，通過在器件截止時提升閾值電壓，從而降低漏電流)。但是，ET-SOI的成本極高，且存在自加熱問題。而且，隨著器件的不斷小型化，ET-SOI越來越難以制造。
[0004]FinFET是一種立體型器件，包括在襯底上豎直形成的鰭(fin)，可以在鰭中形成器件的導(dǎo)電溝道。由于可以提升鰭的高度而不增加其占用面積(footprint)，從而可以增加每單位占用面積的電流驅(qū)動能力。另外，當鰭形成為納米線(nanowire)形式時,可以構(gòu)成納米線場效應(yīng)晶體管(nFET)。但是，F(xiàn)inFET并不能有效地控制其閾值電壓。而且，隨著器件的不斷小型化，鰭越來越薄，從而容易在制造過程中坍塌。

【發(fā)明內(nèi)容】

[0005]本公開的目的至少部分地在于提供一種半導(dǎo)體設(shè)置及其制造方法。
[0006]根據(jù)本公開的一個方面，提供了一種半導(dǎo)體設(shè)置，包括:襯底；在襯底上形成的背柵；在背柵的相對側(cè)壁上設(shè)置的至少一對納米線；以及夾于背柵與各納米線之間的背柵介質(zhì)層。
[0007]根據(jù)本公開的另一方面，提供了一種制造半導(dǎo)體設(shè)置的方法，包括:在襯底上形成至少一層犧牲層和至少一層納米線材料層的交替堆疊；在所述堆疊中形成背柵槽；在背柵槽的側(cè)壁上形成背柵介質(zhì)層；向背柵槽中填充導(dǎo)電材料，形成背柵；對所述堆疊進行構(gòu)圖，并選擇性去除犧牲層，以形成與背柵介質(zhì)層鄰接的納米線。
[0008]根據(jù)本發(fā)明的示例性實施例，在襯底上形成由背柵，且背柵在其相對的側(cè)壁上保持至少一對納米線。這樣，背柵與納米線整體上構(gòu)成一種三明治納米線(sandwichnanowire,或者簡稱為sn)結(jié)構(gòu)。以這種sn為基礎(chǔ),可以制作多種器件,例如三明治納米線場效應(yīng)晶體管(snFET)。在這樣的基于sn的器件中，一方面，可以通過背柵，有效地控制器件的閾值電壓。另一方面，背柵可以充當納米線的支撐結(jié)構(gòu)，有助于改善結(jié)構(gòu)的可靠性。
【專利附圖】

【附圖說明】
[0009]通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中:
[0010]圖1是示出了根據(jù)本公開一個實施例的半導(dǎo)體設(shè)置的透視圖；
[0011]圖2是示出了根據(jù)本公開另一實施例的半導(dǎo)體設(shè)置的透視圖；
[0012]圖3是示出了圖2所示的半導(dǎo)體設(shè)置沿A-A'線切開后的透視圖；
[0013]圖4-23是示出了根據(jù)本公開另一實施例的制造半導(dǎo)體設(shè)置的流程中多個階段的示意圖；
[0014]圖24是示出了根據(jù)本公開另一實施例的半導(dǎo)體設(shè)置的截面圖。
【具體實施方式】
[0015]以下，將參照附圖來描述本公開的實施例。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本公開的概念。
[0016]在附圖中示出了根據(jù)本公開實施例的各種結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節(jié)，并且可能省略了某些細節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實際所需可以另外設(shè)計具有不同形狀、大小、相對位置的區(qū)域/層。
[0017]在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調(diào)轉(zhuǎn)朝向時，該層/元件可以位于該另一層/元件“下”。
[0018]根據(jù)本公開的實施例，提供了一種半導(dǎo)體設(shè)置。該半導(dǎo)體設(shè)置可以包括在襯底上形成的三明治納米線(sn)結(jié)構(gòu)。例如，該sn結(jié)構(gòu)包括至少一對納米線以及夾于它們之間的背柵。納米線與背柵之間通過背柵介質(zhì)層隔開，從而可以通過向背柵施加偏置，來對納米線加以控制。在此，所謂“納米線”可以是指納米尺度的線狀結(jié)構(gòu)(例如，截面尺度小于延伸長度的結(jié)構(gòu))。
[0019]根據(jù)本公開的實施例，背柵可以與襯底電接觸。這樣，可以通過襯底，來向背柵施加偏置。為了改善偏置施加效率，襯底中可以形成有阱區(qū)，從而背柵與阱區(qū)電接觸?？梢酝ㄟ^到達阱區(qū)的電接觸部，來向背柵施加偏置。另外，為了進一步降低背柵與阱區(qū)之間的接觸電阻，在阱區(qū)中與背柵相對應(yīng)的位置處可以形成有接觸區(qū)。這種接觸區(qū)的摻雜濃度可以高于阱區(qū)中其余部分的摻雜濃度。
[0020]根據(jù)本公開的實施例，可以sn為基礎(chǔ)，來形成多種半導(dǎo)體器件，例如snFET。盡管sn中包括了背柵，但是sn整體上可以呈現(xiàn)鰭狀，從而現(xiàn)有的各種FinFET制造工藝和制造設(shè)備仍然可適用于制造snFET。因此，可以應(yīng)用本公開的技術(shù)，而無需重新開發(fā)另外的制造工藝和制造設(shè)備。
[0021]這種snFET例如可以包括在襯底上形成的、與sn相交的柵堆疊。為了電隔離柵堆疊與襯底，snFET可以包括在襯底上形成的隔離層。隔離層可以露出sn中的納米線，而柵堆疊形成于隔離層上。柵堆疊在納米線中限定了溝道區(qū)(對應(yīng)于納米線中與柵堆疊相交的部分)，并因此限定了源/漏區(qū)(對應(yīng)于納米線中位于溝道區(qū)相對兩側(cè)的部分)。柵堆疊可以包括柵介質(zhì)層和在柵介質(zhì)層上形成的柵導(dǎo)體層。根據(jù)一示例，柵導(dǎo)體可以在納米線與背柵相反一側(cè)的側(cè)面上延伸，從而可以經(jīng)由柵介質(zhì)層控制在納米線的該側(cè)面上產(chǎn)生導(dǎo)電溝道。根據(jù)一有利示例，柵導(dǎo)體還可以延伸到納米線在背柵高度方向上的表面上，從而可以經(jīng)由柵介質(zhì)層控制還在納米線的所述表面上產(chǎn)生導(dǎo)電溝道。為了避免柵堆疊和背柵之間的干擾，它們之間可以形成有電介質(zhì)層并因此電隔離。
[0022]根據(jù)一些示例，為了增強器件性能，可以應(yīng)用應(yīng)變源/漏技術(shù)。例如，源/漏區(qū)可以包括與在納米線的表面上生長的不同材料的半導(dǎo)體層，從而可以向溝道區(qū)施加應(yīng)力。例如，對于P型器件，可以施加壓應(yīng)力；而對于η型器件，可以施加拉應(yīng)力。
[0023]根據(jù)本公開的一些示例，sn可以如下來制作。例如，可以在襯底上形成至少一層犧牲層和至少一層納米線材料層的交替堆疊。然后，在堆疊中形成背柵槽，通過向該背柵槽中填充導(dǎo)電材料如摻雜多晶硅來形成背柵。另外，在填充背柵槽之前，可以在背柵槽的側(cè)壁上形成背柵介質(zhì)層。根據(jù)一有利示例，這種背柵介質(zhì)層可以按側(cè)墻(spacer)形成工藝來制作，由此可以簡化工藝。接下來，可以對堆疊進行構(gòu)圖，并選擇性去除犧牲層，來形成與背柵介質(zhì)層鄰接的納米線。例如，可以如此對堆疊進行構(gòu)圖，使得在背柵槽的側(cè)壁(更具體地，背柵槽側(cè)壁上形成的背柵介質(zhì)層)上留有犧牲層和納米線材料層的(線狀)部分，并通過選擇性去除犧牲層而得到納米線材料層的(線狀)部分，即納米線。
[0024]為了便于背柵槽和納米線的構(gòu)圖，根據(jù)一有利示例，可以在襯底上形成構(gòu)圖輔助層。該構(gòu)圖輔助層可以被構(gòu)圖為具有與背柵槽相對應(yīng)的開口，并且在其與開口相對的側(cè)壁上可以形成圖案轉(zhuǎn)移層。這樣，可以構(gòu)圖輔助層和圖案轉(zhuǎn)移層為掩模，來構(gòu)圖背柵槽(以下稱作“第一構(gòu)圖”)；另外，可以圖案轉(zhuǎn)移層為掩模，來構(gòu)圖納米線(以下稱作“第二構(gòu)圖”)。
[0025]這樣，納米線通過兩次構(gòu)圖形成:在第一構(gòu)圖中，形成納米線的一個側(cè)面；而在第二構(gòu)圖中，形成納米線的另一個側(cè)面。在第一構(gòu)圖中，納米線尚與襯底的主體相連并因此得到支撐。另外，在第二構(gòu)圖中，納米線與背柵相連并因此得到支撐。結(jié)果，可以防止納米線的制造過程中坍塌，并因此可以更高的產(chǎn)率來制造較薄的納米線。
[0026]在第二構(gòu)圖之前，可以在背柵槽中形成電介質(zhì)層，以覆蓋背柵。該電介質(zhì)層一方面可以使背柵(例如與柵堆疊)電隔離，另一方面可以防止第二構(gòu)圖對背柵造成影響。
[0027]另外，為了便于構(gòu)圖，根據(jù)一有利示例，可以按側(cè)墻形成工藝，來在構(gòu)圖輔助層的側(cè)壁上形成圖案轉(zhuǎn)移層。由于側(cè)墻形成工藝不需要掩模，從而可以減少工藝中使用的掩模數(shù)量。
[0028]根據(jù)一示例,納米線材料層可以包括S1、Ge、SiGe、GaAs、GaSb> AlAs、InAs> InP、GaN、SiC、InGaAs、InSb、InGaSb，犧牲層可以包括相對于納米線材料層和襯底具有刻蝕選擇性的材料，而構(gòu)圖輔助層可以包括非晶硅。在這種情況下，為了避免在構(gòu)圖背柵槽期間不必要地刻蝕構(gòu)圖輔助層，可以在構(gòu)圖輔助層的頂面上形成保護層。另外，在形成構(gòu)圖輔助層之前，還可以在襯底上形成停止層。對于構(gòu)圖輔助層的構(gòu)圖(以在其中形成開口)可以停止于該停止層。例如，刻蝕保護層可以包括氮化物(如，氮化硅)，圖案轉(zhuǎn)移層可以包括氮化物，停止層可以包括氧化物(如，氧化硅)。
[0029]另外，根據(jù)本公開的一些示例，在如上所述制造sn之后，可以如下來制作snFET。例如，可以在形成有sn的襯底上形成隔離層，該隔離層露出sn中的納米線。然后，可以在隔離層上形成與sn相交的柵堆疊。在此，可以結(jié)合替代柵工藝。[0030]本公開可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0031]圖1是示出了根據(jù)本公開一個實施例的半導(dǎo)體設(shè)置的透視圖。如圖1所示，該半導(dǎo)體設(shè)置包括襯底100，例如體半導(dǎo)體襯底如硅、化合物半導(dǎo)體襯底如SiGe、絕緣體上半導(dǎo)體襯底(SOI)等。為方便說明，以下以體硅襯底為例進行描述。該半導(dǎo)體設(shè)置還包括在襯底上形成的sn結(jié)構(gòu)。具體地，該sn結(jié)構(gòu)可以包括納米線對104以及夾于它們之間的背柵120。
[0032]納米線104可以包括與襯底100相同或不同的材料，例如S1、Ge、SiGe、GaAs、GaSb、AlAs、InAs> InP、GaN、SiC、InGaAs> InSb、InGaSb 等。例如，納米線 104 的高度可以為約3-15nm，寬度可以為約3-28nm。這里需要指出的是，在圖1中示出了兩對納米線104，但本公開不限于此。例如可以僅存在一對納米線，或者可以存在三對或更多的納米線。每一對納米線可以在背柵兩側(cè)相對設(shè)置。另外，盡管在圖1中將每一納米線104示出為具有矩形截面，但是本公開不限于此。例如，納米線104可以具有各種合適的截面形狀，例如規(guī)則或不規(guī)則多邊形。此外，盡管圖1中將納米線104的每一表面示出為平坦，但是本公開不限于此。例如，由于制造公差等，表面可以存在彎曲、凹凸起伏等。
[0033]納米線104與背柵120之間通過背柵介質(zhì)層116隔開。背柵介質(zhì)層116可以包括各種合適的電介質(zhì)材料，例如氧化物(例如，氧化硅)，其等效厚度(圖中紙面內(nèi)水平方向上的維度)例如為約2-30nm。背柵120可以包括各種合適的導(dǎo)電材料，如摻雜的多晶硅、TiN和W中至少之一，其寬度(圖中紙面內(nèi)水平方向上的維度)例如為約5-30nm。背柵120可以與襯底100電接觸，從而可以通過襯底100向背柵120施加偏置。為此，襯底100中可以包括阱區(qū)100-1，以增強與背柵120的電接觸。
[0034]在圖1的示例中，各納米線104在背柵120的高度方向(圖中紙面內(nèi)豎直方向)上沒有延伸超出背柵120的范圍。這樣，背柵120可以有效地在各納米線104的整個高度(例如，對應(yīng)于snFET的溝道寬度)上對相應(yīng)納米線104進行控制。
[0035]圖1中還示出了位于背柵120頂面上的電介質(zhì)層124。電介質(zhì)層124例如可以包括氮化物(例如，氮化硅)。電介質(zhì)層124可以將背柵120與襯底正面(圖1中上表面)形成的其余部件(例如，柵堆疊)電隔離。
[0036]圖2是示出了根據(jù)本公開另一實施例的半導(dǎo)體設(shè)置的透視圖，且圖3是示出了圖2所示的半導(dǎo)體設(shè)置沿A-A'線切開后的透視圖。圖2和3所示的半導(dǎo)體設(shè)置同樣包括襯底200以及在該襯底200上形成的sn。與圖1的實施例類似，sn可以包括納米線對204以及夾于它們之間的背柵220。納米線204與背柵220之間通過背柵介質(zhì)層216隔開。為了增強背柵220與基底襯底200之間的電接觸，基底襯底200中可以包括阱區(qū)200-1。關(guān)于這些特征的結(jié)構(gòu)和材料參數(shù)，可以參見以上結(jié)合圖1的說明。
[0037]另外，該半導(dǎo)體設(shè)置還包括在襯底200上形成的隔離層202以及在隔離層202上形成的與sn相交的柵堆疊。例如，隔離層202可以包括氧化物。柵堆疊可以包括柵介質(zhì)層238和柵導(dǎo)體層240。例如，柵介質(zhì)層238可以包括高K柵介質(zhì)如HfO2，厚度為l_5nm ;柵導(dǎo)體層240可以包括金屬柵導(dǎo)體。另外，柵介質(zhì)層238還可以包括一層薄的氧化物(高K柵介質(zhì)形成于該氧化物上)，例如厚度為0.3-1.2nm。在柵介質(zhì)層238和柵導(dǎo)體240之間，還可以形成功函數(shù)調(diào)節(jié)層(圖中未示出)。另外，柵堆疊兩側(cè)形成有柵側(cè)墻230。例如，柵側(cè)墻230可以包括氮化物，厚度為約5-20nm。背柵220通過其頂面上的電介質(zhì)層224與柵堆疊隔尚。
[0038]由于柵堆疊的存在，在sn中限定了溝道區(qū)(對應(yīng)于納米線與柵堆疊相交的部分)和源/漏區(qū)(對應(yīng)于納米線中位于溝道區(qū)相對兩側(cè)的部分)。在圖2所示的半導(dǎo)體設(shè)置中，在源/漏區(qū)，還在納米線的表面上生長形成半導(dǎo)體層232。半導(dǎo)體層232可以包括不同于納米線204的材料，以便能夠向納米線204 (特別是其中的溝道區(qū))施加應(yīng)力。例如，在納米線204包括Si的情況下，對于η型器件，半導(dǎo)體層232可以包括Si: C(C的原子百分比例如為約0.2-2% ),以施加拉應(yīng)力；對于ρ型器件，半導(dǎo)體層232可以包括SiGe (例如，Ge的原子百分比為約15-75% )，以施加壓應(yīng)力。另外，半導(dǎo)體層232的存在還展寬了源/漏區(qū)，從而有利于后繼制造與源/漏區(qū)的接觸部。
[0039]如圖3所示，柵導(dǎo)體層240在納米線204與背柵220相反一側(cè)的側(cè)面上延伸，從而柵導(dǎo)體層240可以通過柵介質(zhì)層238控制在納米線204的該側(cè)面上產(chǎn)生導(dǎo)電溝道。在該示例中，由于納米線204在背柵高度方向上的表面(圖3中的上、下表面)處的間隙較小，故而完全被柵介質(zhì)層238填充。在另一示例中，納米線204在背柵高度方向上的表面(圖3中的上、下表面)處的間隙可以設(shè)置為較大，從而柵導(dǎo)體層240還可以延伸到這些表面上，從而柵導(dǎo)體層240可以通過柵介質(zhì)層238控制在納米線204的這些表面上也產(chǎn)生導(dǎo)電溝道。
[0040]在圖2和3所示的示例中，還示出了位于鰭204頂部的一些層結(jié)構(gòu)。這些層結(jié)構(gòu)例如可以是在該半導(dǎo)體設(shè)置的制造過程中殘留的，對于該半導(dǎo)體設(shè)置的結(jié)構(gòu)和工作并無實質(zhì)影響。根據(jù)本公開的一些示例，也可以去除這些殘留層結(jié)構(gòu)。
[0041]圖4-23是示出了根據(jù)本公開另一實施例的制造半導(dǎo)體設(shè)置的流程中多個階段的示意圖。
[0042]如圖4所示，提供襯底1000，例如體硅襯底。在襯底1000上可以形成犧牲層和納米線材料層的交替堆疊。例如，在圖4的示例中，在襯底1000上依次形成了犧牲層1100、鰭材料層1102、另一犧牲層1104、另一鰭材料層1106以及另一犧牲層1108。例如，犧牲層1100可以包括SiGe (例如，Ge的原子百分比為約15-30% )，厚度為約10-50nm，犧牲層1104和1108可以包括SiGe (例如，Ge的原子百分比為約15-30% )，厚度為約5_10nm ;鰭材料層1102和1106可以包括Si，厚度為約3-15nm。這里需要指出的是，本領(lǐng)域技術(shù)人員可以按需設(shè)置犧牲層和納米線材料層的材料和厚度以及它們的數(shù)目，而且各犧牲層的材料不必相同，各鰭材料層的材料不必相同。
[0043]在襯底1000中，例如通過離子注入，形成有阱區(qū)1000-1。例如，對于ρ型器件，可以形成η型阱區(qū)；而對于η型器件，可以形成ρ型阱區(qū)。例如，η型阱區(qū)可以通過在襯底1000中注入η型雜質(zhì)如P或As來形成，P型阱區(qū)可以通過在襯底1000中注入ρ型雜質(zhì)如B來形成。如果需要，在注入之后還可以進行退火。本領(lǐng)域技術(shù)人員能夠想到多種方式來形成η型阱、ρ型阱，在此不再贅述。
[0044]在堆疊上方，可以形成停止層1006、構(gòu)圖輔助層1008和保護層1010。例如，停止層1006可以保護氧化物(如氧化硅)，厚度為約5-25nm ;構(gòu)圖輔助層1008可以包括非晶硅，厚度為約50-200nm ;保護層1010可以包括氮化物(如氮化硅)，厚度為約5_15nm。這些層的材料選擇主要是為了在后繼處理過程中提供刻蝕選擇性。本領(lǐng)域技術(shù)人員應(yīng)當理解，這些層可以包括其他合適的材料，并且其中的一些層在某些情況下可以省略。
[0045]接著，在保護層1010上可以形成光刻膠1012。例如通過光刻，對光刻膠1012進行構(gòu)圖，以在其中形成與將要形成的背柵相對應(yīng)的開口。開口的寬度D例如可以為約15_100nmo
[0046]接著，如圖5所示，可以光刻膠1012為掩模，依次對保護層1010和構(gòu)圖輔助層1008進行刻蝕，如反應(yīng)離子刻蝕(RIE)，從而在保護層1010和構(gòu)圖輔助層1008中形成開口?？涛g可以停止于停止層1006。當然，如果構(gòu)圖輔助層1008與之下的堆疊(在該示例中，犧牲層1108)之間具有足夠的刻蝕選擇性，甚至可以去除這種停止層1006。之后，可以去除光刻膠1012。
[0047]然后，如圖6所示，可以在構(gòu)圖輔助層1008(與開口相對)的側(cè)壁上，形成圖案轉(zhuǎn)移層1014。圖案轉(zhuǎn)移層1014可以按照側(cè)墻形成工藝來制作。例如，可以通過在圖5所示結(jié)構(gòu)(去除光刻膠1012)的表面上淀積一層氮化物，然后對氮化物進行RIE，來形成側(cè)墻形式的圖案轉(zhuǎn)移層。所淀積的氮化物層的厚度可以為約3-28nm(基本上確定隨后形成的納米線的寬度)。這種淀積例如可以通過原子層淀積(ALD)來進行。本領(lǐng)域技術(shù)人員知道多種方式來形成這種側(cè)墻，在此不再贅述。
[0048]接下來，如圖7所示，可以構(gòu)圖輔助層1008和圖案轉(zhuǎn)移層1014為掩模，對堆疊進行構(gòu)圖，以在其中形成背柵槽BG。在此，可以依次對停止層1006、犧牲層1108、鰭材料層1106、犧牲層1104、鰭材料層1102、和犧牲層1100進行RIE，來形成背柵槽BG。在此，RIE可以停止于襯底1000，且形成的背柵槽BG可以到達阱區(qū)1000-1。由于保護層1010的存在，這些RIE不會影響到構(gòu)圖輔助層1008。當然，如果構(gòu)圖輔助層1008的材料與停止層1006、犧牲層、鰭材料層和襯底1000的材料之間具有足夠的刻蝕選擇性，甚至可以去除保護層1010。盡管在此背柵槽的刻蝕停止于襯底1000，但是本公開不限于此。例如，背柵槽可以進入阱區(qū)1000-1中。
[0049]隨后，如圖8所示，可以在背柵槽BG的側(cè)壁上形成背柵介質(zhì)層1016。背柵介質(zhì)層1016可以包括任何合適的電介質(zhì)材料，如氧化物或高K介質(zhì)材料如Hf02。在此，可以按照側(cè)墻形成工藝，來制作背柵介質(zhì)層1016。例如，可以通過在圖7所示結(jié)構(gòu)的表面上通過熱氧化，來形成一層等效厚度(EOT)為約2-30nm的氧化物層，然后對該氧化物層進行RIE，來形成側(cè)墻形式的背柵介質(zhì)層。
[0050]在此，為了降低將要形成的背柵與襯底之間的接觸電阻，如圖8中的箭頭所示，可以經(jīng)由背柵槽BG，進行離子注入，以在襯底1000(特別是阱區(qū)1000-1)中形成接觸區(qū)1018。離子注入的摻雜類型與阱區(qū)的摻雜類型相同，從而接觸區(qū)1018的摻雜濃度(例如，為lE18-lE21cm_3)高于阱區(qū)1000-1中其余部分處的摻雜濃度。
[0051]然后，如圖9所示，可以在背柵槽BG中填充導(dǎo)電材料，以形成背柵1020。背柵1020可以包括摻雜(并因此導(dǎo)電)的半導(dǎo)體材料如多晶硅，摻雜的極性(P型或η型)可以用來調(diào)節(jié)器件的閾值電壓，且摻雜的濃度可以為約lE18-lE21cm_3。填充例如可以通過淀積且然后回蝕導(dǎo)電材料來進行。根據(jù)一有利示例，背柵1020的頂面可以高于上述犧牲層和鰭材料層的堆疊的頂面。備選地，背柵1020可以包括金屬如TiN、W或其組合。
[0052]在如上所述形成背柵之后，接下來可以對犧牲層和鰭材料層的堆疊進行構(gòu)圖，來形成納米線。
[0053]在本實施例中，隨后將形成與納米線相交的柵堆疊來制造snFET。為了避免背柵1020與柵堆疊之間的干擾，可以如圖10所示，在背柵槽BG中進一步填充電介質(zhì)層1024，以覆蓋背柵1020。例如，電介質(zhì)層1024可以包括氮化物，且可以通過淀積氮化物然后回蝕來形成。在回蝕過程中，構(gòu)圖輔助層1008頂面上的保護層1010也可以被去除，從而露出構(gòu)圖輔助層1008，如圖10所示。在此，在填充電介質(zhì)層1024之前，可以先行去除背柵介質(zhì)層1016超出背柵1020頂面的部分。
[0054]接下來，如圖11所示，可以通過選擇性刻蝕，如通過TMAH溶液進行濕法刻蝕，來去除構(gòu)圖輔助層1008，留下圖案轉(zhuǎn)移層1014。然后，可以圖案轉(zhuǎn)移層1014為掩模，進一步選擇性刻蝕如RIE停止層1006以及犧牲層和鰭材料層的堆疊。這樣，就在背柵1020兩側(cè)留下了線狀的犧牲層部分和鰭材料層部分，它們對應(yīng)于圖案轉(zhuǎn)移層1014的形狀。在此，在對犧牲層和鰭材料層的堆疊進行RIE時，RIE可以停止于襯底1000。
[0055]隨后，如圖12所示，可以相對于襯底1000(例如，Si)以及鰭材料層1102、1106 (例如，Si)，選擇性去除犧牲層1100、1104、1108(例如，SiGe)，從而得到根據(jù)該實施例的sn結(jié)構(gòu)。如圖11所示，該sn結(jié)構(gòu)包括背柵1020以及位于背柵1020相對兩側(cè)的納米線對1004，背柵1020與各納米線1004之間夾有背柵介質(zhì)層1016。
[0056]在圖12的sn中，還示出了圖案轉(zhuǎn)移層1014和停止層1006的殘留物。這些殘留物對于后繼工藝并無實質(zhì)影響，因此在此可以不予理會，以簡化工藝。當然，可以按需將它們?nèi)コ?br> [0057]在通過上述流程得到sn之后，可以sn為基礎(chǔ)，來制造多種器件。這里需要指出的是，在圖12所示的示例中，一起形成了三個sn。但是本公開不限于此。例如，可以根據(jù)需要，形成更多或更少的sn。另外，所形成的sn的布局也不一定是如圖所示的并行設(shè)置。
[0058]在以下，將說明制造snFET的示例方法流程。
[0059]為制造snFET，可以在襯底1000上形成隔離層。例如，如圖13所示，可以在襯底上例如通過淀積形成電介質(zhì)層1002(例如，可以包括氧化物)。通常，淀積的電介質(zhì)層可以完全覆蓋sn，并且可以對淀積的電介質(zhì)進行平坦化，如化學(xué)機械拋光(CMP)。根據(jù)一優(yōu)選示例，可以通過濺射來對淀積的電介質(zhì)層進行平坦化處理。例如，濺射可以使用等離子體，如Ar或N等離子體。然后，如圖14所述，可以對淀積的電介質(zhì)層進行回蝕如RIE，來形成隔離層1002。在此，隔離層1002的厚度例外可以為約30-70nm，且露出納米線1004。另外，在納米線1004的上、下表面處被電介質(zhì)層1002的部分填充。
[0060]接下來，可以在隔離層1002上形成與sn相交的柵堆疊。例如，這可以如下進行。具體地，如圖15所示，例如通過淀積，形成柵介質(zhì)層1026。例如，柵介質(zhì)層1026可以包括氧化物，厚度為約0.8-1.5nm。在圖13所示的示例中，僅示出了 Π形的柵介質(zhì)層1026。但是，柵介質(zhì)層1026也可以包括在隔離層1002的頂面上延伸的部分。然后，例如通過淀積，形成柵導(dǎo)體層1028。例如，柵導(dǎo)體層1028可以包括多晶硅。柵導(dǎo)體層1028可以填充sn之間的間隙，并可以進行平坦化處理例如CMP。
[0061]如圖16 (圖16(b)示出了沿圖16(a)中BB'線的截面圖)所示，對柵導(dǎo)體層1028進行構(gòu)圖。在圖16的示例中，柵導(dǎo)體層1028被構(gòu)圖為與sn相交的條形。根據(jù)另一實施例，還可以構(gòu)圖后的柵導(dǎo)體層1028為掩模，進一步對柵介質(zhì)層1026進行構(gòu)圖。
[0062]在形成構(gòu)圖的柵導(dǎo)體之后，例如可以柵導(dǎo)體為掩模，進行暈圈(halo)注入和延伸區(qū)(extension)注入。
[0063]接下來，如圖17(圖17(b)示出了沿圖17(a)中ClCr線的截面圖，圖17 (C)示出了沿圖17(a)中C2C2'線的截面圖)所示，可以在柵導(dǎo)體層1028的側(cè)壁上形成柵側(cè)墻1030。例如,可以通過淀積形成厚度約為5-20nm的氮化物(如氮化娃)，然后對氮化物進行RIE，來形成柵側(cè)墻1030。在此，在形成柵側(cè)墻時可以控制RIE的量，使得柵側(cè)墻1030基本上不會形成于sn的側(cè)壁上。本領(lǐng)域技術(shù)人員知道多種方式來形成這種側(cè)墻，在此不再贅述。
[0064]在形成側(cè)墻之后，可以柵導(dǎo)體及側(cè)墻為掩模，進行源/漏(S/D)注入。隨后，可以通過退火，激活注入的離子，以形成源/漏區(qū)，得到snFET。
[0065]為改善器件性能，根據(jù)本公開的一示例，可以利用應(yīng)變源/漏技術(shù)。具體地，如圖18(圖18(b)示出了沿圖18(a)中BB'線的截面圖)所示，可以去除被柵堆疊露出的柵介質(zhì)層1026(在以上柵堆疊的構(gòu)圖過程中如果對柵介質(zhì)層1026也進行了構(gòu)圖，則可以省略該步驟)，從而露出納米線1004的一部分(對應(yīng)于源/漏區(qū))?？梢酝ㄟ^外延，在露出的納米線部分的表面上形成半導(dǎo)體層1032。根據(jù)本公開的一實施例，可以在生長半導(dǎo)體層1032的同時，對其進行原位摻雜。例如，對于η型器件，可以進行η型原位摻雜；而對于ρ型器件，可以進行P型原位摻雜。另外，為了進一步提升性能，半導(dǎo)體層1032可以包括不同于納米線1004的材料，以便能夠向納米線1004(其中將形成器件的溝道區(qū))施加應(yīng)力。例如，在納米線1004包括Si的情況下，對于η型器件，半導(dǎo)體層1032可以包括Si: C(C的原子百分比例如為約0.2-2% )，以施加拉應(yīng)力；對于P型器件，半導(dǎo)體層1014可以包括SiGe (例如，Ge的原子百分比為約15-75% )，以施加壓應(yīng)力。另一方面，生長的半導(dǎo)體層1032在橫向上展寬一定程度，從而有助于隨后形成到源/漏區(qū)的接觸部。
[0066]在柵導(dǎo)體層1028包括多晶硅的情況下，半導(dǎo)體層1032的生長可能也會發(fā)生在犧牲柵導(dǎo)體層1028的頂面上。這在附圖中并未示出。
[0067]在上述實施例中，在形成sn之后，直接形成了柵堆疊。本公開不限于此。例如，替代柵工藝同樣適用于本公開。
[0068]根據(jù)本公開的另一實施例，在圖15中形成的柵介質(zhì)層1026和柵導(dǎo)體層1028為犧牲柵介質(zhì)層和犧牲柵導(dǎo)體層(這樣，通過結(jié)合圖15、16描述的操作得到的柵堆疊為犧牲柵堆疊)。接下來，可以同樣按以上結(jié)合圖17描述的操作來形成柵側(cè)墻1030。另外，同樣可以按以上結(jié)合圖18描述的操作，來應(yīng)用應(yīng)變源/漏技術(shù)。
[0069]接下來，可以根據(jù)替代柵工藝，對犧牲柵堆疊進行處理，以形成器件的真正柵堆疊。例如，這可以如下進行。
[0070]具體地，如圖19 (圖19(b)示出了沿圖19(a)中BB'線的截面圖，圖19 (C)示出了沿圖19(a)中ClCl'線的截面圖，圖19(d)示出了沿圖19(a)中C2C2'線的截面圖)所示，例如通過淀積，形成電介質(zhì)層1034。該電介質(zhì)層1034例如可以包括氧化物。隨后，對該電介質(zhì)層1034進行平坦化處理例如CMP。該CMP可以停止于柵側(cè)墻1030，從而露出犧牲柵導(dǎo)體層1028。隨后，例如通過TMAH溶液，選擇性去除犧牲柵導(dǎo)體1028，并進一步去除犧牲柵介質(zhì)層1026，從而在柵側(cè)墻1030內(nèi)側(cè)形成了柵槽1036。
[0071]之后，可以經(jīng)由柵槽1036，去除例如刻蝕掉納米線1004的表面(在該示例中，上、下表面)處存在的隔離層部分，以露出這些表面。由于這種操作，如圖19(c)所示，在納米線1004的表面處形成了空隙g。盡管在該示例中將空隙g示出為僅位于柵槽1036下方，但是根據(jù)刻蝕的量，空隙g可以向兩側(cè)延伸。[0072]然后，如圖20 (圖20 (a)對應(yīng)于圖19 (C)的截面圖，圖20 (b)對應(yīng)于圖19 (d)的截面圖，圖20(c)對應(yīng)于圖19(a)的截面圖)、圖21 (示出了圖20所示結(jié)構(gòu)的俯視圖)所示，通過在柵槽中形成柵介質(zhì)層1038和柵導(dǎo)體層1040，形成最終的柵堆疊。柵介質(zhì)層1038可以包括高K柵介質(zhì)例如HfO2，厚度為約l-5nm。另外，柵介質(zhì)層1038還可以包括一層薄的氧化物(高K柵介質(zhì)形成于該氧化物上)，例如厚度為0.3-1.2nm。柵導(dǎo)體層1040可以包括金屬柵導(dǎo)體。優(yōu)選地，在柵介質(zhì)層1038和柵導(dǎo)體層1040之間還可以形成功函數(shù)調(diào)節(jié)層(未示出)。
[0073]在此，由于間隙g的高度(基本上由相應(yīng)犧牲層的厚度決定)較小，從而柵介質(zhì)層1038基本上填滿了每一間隙g。因此，柵導(dǎo)體層1040主要在納米線1004在背柵1020相反一側(cè)的表面上延伸，從而可以通過柵介質(zhì)層1038控制在該側(cè)面上產(chǎn)生導(dǎo)電溝道。
[0074]這樣，就得到了根據(jù)該實施例的snFET。如圖20、21所示，該snFET包括在襯底1000(更具體地，隔離層1002)上形成的與Sn (包括背柵1020和納米線1004)相交的柵堆疊(包括柵介質(zhì)層1038和柵導(dǎo)體層1040)。如圖20(c)清楚所示，柵導(dǎo)體層1040可以經(jīng)由柵介質(zhì)層1038，控制納米線1004在(與背柵1020相反一側(cè)的)表面上產(chǎn)生導(dǎo)電溝道。另夕卜，背柵1020可以經(jīng)由背柵介質(zhì)層1016控制納米線1004，從而按需改變snFET的閾值。背柵1020通過電介質(zhì)層1024與柵堆疊電隔離。
[0075]在如上所述形成snFET之后，還可以制作各種電接觸。例如，如圖22所示，可以在圖21所示結(jié)構(gòu)的表面上淀積層間電介質(zhì)(ILD)層1042。該ILD層1042例如可以包括氧化物。可以對ILD層1042進行平坦化處理例如CMP，使其表面大致平坦。然后，例如可以通過光刻，形成接觸孔，并在接觸孔中填充導(dǎo)電材料如金屬(例如，W或Cu等)，來形成接觸部，例如與柵堆疊的接觸部1044-1、與源/漏區(qū)的接觸部1044-2以及與背柵的接觸部1044-2。
[0076]圖23(a)、(b)分別示出了沿圖22中BlBl'線、B2B2'線的截面圖。如圖23所示，接觸部1044-1穿透ILD層1042，到達柵導(dǎo)體1040，并因此與柵導(dǎo)體1040電接觸；接觸部1044-2穿透ILD層1042以及電介質(zhì)層1034，達到源/漏區(qū)(在該示例中為半導(dǎo)體層1032)，并因此與源/漏區(qū)電接觸；接觸部1044-3穿透ILD層1042、電介質(zhì)層1034以及隔離層1002，到達襯底1000(特別是，其中的阱區(qū)1000-1)，并因此與背柵1020電接觸。通過這些電接觸，可以施加所需的電信號。
[0077]這里需要指出的是，盡管在圖23中將三個sn的源/漏區(qū)示出為連接至相同的接觸部，但是本公開不限于此。具體的電連接方式可以根據(jù)設(shè)計而定。
[0078]圖24示出了根據(jù)本公開另一示例的半導(dǎo)體設(shè)置的截面圖。圖24中利用與圖23中相同的附圖標記來表示相同的部件。圖24所示的半導(dǎo)體設(shè)置與圖23所示的半導(dǎo)體設(shè)置的區(qū)別主要在于:柵導(dǎo)體1040還延伸到納米線1004的上、下表面上，從而可以通過柵介質(zhì)層1038控制在納米線1004的上、下表面上也產(chǎn)生導(dǎo)電溝道。圖24所示的半導(dǎo)體設(shè)置可以按照以上結(jié)合圖4-23所描述的工藝來制造，但是可以加厚犧牲層1104、1108的厚度(例如，為約7-15nm)。另外，在以上結(jié)合圖18描述的生長半導(dǎo)體層1032之前，可以選擇性去除納米線1004的表面(在該示例中，上、下表面)處存在的隔離層部分，以露出這些表面。從而，如圖24(b)所示，半導(dǎo)體層1032也會在納米線1004的上、下表面處生長。
[0079]在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術(shù)細節(jié)并沒有做出詳細的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當理解，可以通過各種技術(shù)手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實施例，但是這并不意味著各個實施例中的措施不能有利地結(jié)合使用。
[0080]以上對本公開的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本公開的范圍。本公開的范圍由所附權(quán)利要求及其等價物限定。不脫離本公開的范圍，本領(lǐng)域技術(shù)人員可以做出多種替代和修改，這些替代和修改都應(yīng)落在本公開的范圍之內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體設(shè)置，包括: 襯底； 在襯底上形成的背柵； 在背柵的相對側(cè)壁上設(shè)置的至少一對納米線；以及 夾于背柵與各納米線之間的背柵介質(zhì)層。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)置，其中，納米線包括S1、Ge、SiGe,GaAs、GaSb,AlAs、InAs> InP、GaN> SiC、InGaAs> InSb、InGaSb,且高度為約 3_15nm,寬度為約 3_28nm。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)置，其中，各納米線在背柵的高度方向上沒有延伸超出背柵的范圍。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)置，其中，背柵包括摻雜的多晶硅、TiN和W中至少之一，且寬度為5-30nm。
5.根據(jù)權(quán)利要求1所 述的半導(dǎo)體設(shè)置，其中，背柵介質(zhì)層包括氧化物，且等效厚度為約2_30nmo
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)置，還包括: 在襯底上形成的隔離層，所述隔離層露出各納米線；和 在隔離層上形成的柵堆疊，所述柵堆疊與所述納米線和背柵相交，其中所述柵堆疊與背柵之間通過電介質(zhì)層隔離。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體設(shè)置，其中，所述柵堆疊包括柵介質(zhì)層和在柵介質(zhì)層上形成的柵導(dǎo)體層，其中柵導(dǎo)體層在所述納米線與背柵相反一側(cè)的側(cè)面上延伸。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體設(shè)置，其中，柵導(dǎo)體層還延伸到所述納米線在背柵高度方向上的表面上。
9.根據(jù)權(quán)利要求6所述的半導(dǎo)體設(shè)置，還包括在每一納米線位于柵堆疊相對兩側(cè)的部分的表面上生長的半導(dǎo)體層。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中，如果所述半導(dǎo)體設(shè)置用于ρ型器件，則半導(dǎo)體層帶壓應(yīng)力；如果所述半導(dǎo)體設(shè)置用于η型器件，則半導(dǎo)體層帶拉應(yīng)力。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)置，其中，襯底中包括阱區(qū)，其中背柵與阱區(qū)電接觸。
12.一種制造半導(dǎo)體設(shè)置的方法，包括: 在襯底上形成至少一層犧牲層和至少一層納米線材料層的交替堆疊； 在所述堆疊中形成背柵槽； 在背柵槽的側(cè)壁上形成背柵介質(zhì)層； 向背柵槽中填充導(dǎo)電材料，形成背柵； 對所述堆疊進行構(gòu)圖，并選擇性去除犧牲層，以形成與背柵介質(zhì)層鄰接的納米線。
13.根據(jù)權(quán)利要求12所述的方法，其中， 形成背柵槽包括: 在所述堆疊上形成構(gòu)圖輔助層，該構(gòu)圖輔助層被構(gòu)圖為具有與背柵槽相對應(yīng)的開口 ； 在構(gòu)圖輔助層與開口相對的側(cè)壁上形成圖案轉(zhuǎn)移層； 以該構(gòu)圖輔助層及圖案轉(zhuǎn)移層為掩模，對所述堆疊進行刻蝕，以形成背柵槽，以及 形成納米線包括:選擇性去除構(gòu)圖輔助層；以及 以圖案轉(zhuǎn)移層為掩模，對所述堆疊進行刻蝕。
14.根據(jù)權(quán)利要求13所述的方法，其中，背柵槽中填充的導(dǎo)電材料的頂面高于所述堆疊的頂面。
15.根據(jù)權(quán)利要求13所述的方法，其中，在形成背柵之后且在形成納米線之前，該方法還包括:在背柵槽中形成電介質(zhì)層，以覆蓋背柵。
16.根據(jù)權(quán)利要求13所述的方法，其中，納米線材料層包括S1、Ge、SiGe,GaAs、GaSb,AlAs, InAs, InP、GaN、SiC、InGaAs, InSb、InGaSb，犧牲層包括相對于納米線材料層和襯底具有刻蝕選擇性的材料，構(gòu)圖輔助層包括非晶硅，以及 該方法還包括:在構(gòu)圖輔助層的頂面上形成保護層，以在背柵槽的刻蝕期間保護構(gòu)圖輔助層。
17.根據(jù)權(quán)利要求16所述的方法，還包括:在所述堆疊上形成停止層，構(gòu)圖輔助層形成于該停止層上。
18.根據(jù)權(quán)利要求17所述的方法，其中，保護層包括氮化物，圖案轉(zhuǎn)移層包括氮化物，停止層包括氧化物。
19.根據(jù)權(quán)利要 求13所述的方法，其中，按側(cè)墻形成工藝，在構(gòu)圖輔助層的側(cè)壁上形成圖案轉(zhuǎn)移層。
20.根據(jù)權(quán)利要求12所述的方法，其中，按側(cè)墻形成工藝，在背柵槽的側(cè)壁上形成背柵介質(zhì)層。
21.根據(jù)權(quán)利要求15所述的方法，其中，在形成納米線之后，該方法還包括: 在襯底上形成隔離層，所述隔離層露出各納米線； 在隔離層上形成的柵堆疊，所述柵堆疊與所述納米線和背柵相交。
22.根據(jù)權(quán)利要求21所述的方法，其中，所述柵堆疊為犧牲柵堆疊，該方法還包括: 選擇性去除犧牲柵堆疊，以形成柵槽； 經(jīng)由柵槽，選擇性去除納米線的表面上存在的隔離層部分；以及 在柵槽中形成替代柵堆疊。
23.根據(jù)權(quán)利要求21所述的方法，還包括: 在納米線被柵堆疊露出部分的表面上生長半導(dǎo)體層。
【文檔編號】H01L29/78GK103985751SQ201310050106
【公開日】2014年8月13日 申請日期:2013年2月8日 優(yōu)先權(quán)日:2013年2月8日
【發(fā)明者】朱慧瓏 申請人:中國科學(xué)院微電子研究所