半導體設置及其制造方法
【專利摘要】本申請公開了一種半導體設置及其制造方法。一示例設置可以包括：絕緣體上半導體(SOI)襯底，包括基底襯底、埋入電介質(zhì)層和SOI層；在SOI襯底上形成的背柵，所述背柵穿透埋入電介質(zhì)層而與基底襯底電接觸；在背柵的相對兩側由SOI層形成的鰭；以及夾于背柵與各鰭之間的背柵介質(zhì)層。
【專利說明】半導體設置及其制造方法
【技術領域】
[0001]本公開涉及半導體領域，更具體地，涉及一種包括鰭(fin)結構的半導體設置及其制造方法。
【背景技術】
[0002]為了應對半導體器件的不斷小型化所帶來的挑戰(zhàn)，如短溝道效應等，已經(jīng)提出了多種高性能器件，例如UTBB (超薄埋入氧化物和本體)器件和FinFET (鰭式場效應晶體管)
坐寸ο
[0003]UTBB器件利用ET-SOI (極薄-絕緣體上半導體)襯底。由于SOI襯底中埋入氧化物(BOX)的存在，可以抑制短溝道效應。另外，可以SOI襯底背側設置背柵電極，來控制器件的閾值電壓，從而可以有效降低器件的功耗(例如，通過在器件截止時提升閾值電壓，從而降低漏電流)。但是，ET-SOI的成本極高，且存在自加熱問題。而且，隨著器件的不斷小型化，ET-SOI越來越難以制造。
[0004]FinFET是一種立體型器件，包括在襯底上豎直形成的鰭(fin)，可以在鰭中形成器件的導電溝道。由于可以提升鰭的高度而不增加其占用面積(footprint)，從而可以增加每單位占用面積的電流驅(qū)動能力。但是，F(xiàn)inFET并不能有效地控制其閾值電壓。而且，隨著器件的不斷小型化，鰭越來越薄，從而容易在制造過程中坍塌。

【發(fā)明內(nèi)容】

[0005]本公開的目的至少部分地在于提供一種半導體設置及其制造方法。
[0006]根據(jù)本公開的一個方面，提供了一種半導體設置，包括:絕緣體上半導體(SOI)襯底，包括基底襯底、埋入電介質(zhì)層和SOI層；在301襯底上形成的背柵，所述背柵穿透埋入電介質(zhì)層而與基底襯底電接觸；在背柵的相對兩側由SOI層形成的鰭；以及夾于背柵與各鰭之間的背柵介質(zhì)層。
[0007]根據(jù)本公開的另一方面，提供了一種制造半導體設置的方法，包括:在絕緣體上半導體(SOI)襯底上形成背柵槽，其中SOI襯底包括基底襯底、埋入電介質(zhì)層和SOI層，所述背柵槽貫穿SOI層和埋入電介質(zhì)層；在背柵槽的側壁上形成背柵介質(zhì)層；向背柵槽中填充導電材料，形成背柵；對SOI層進行構圖，以形成與背柵介質(zhì)層鄰接的鰭。
[0008]根據(jù)本發(fā)明的示例性實施例，兩個鰭之間夾有背柵，從而整體上構成一種三明治鰭(sandwich Fin,或者簡稱為sFin)。以這種sFin為基礎,可以制作多種器件,例如三明治鰭式場效應晶體管(sFinFET)。在這樣的基于sFin的器件中，一方面，可以通過背柵，有效地控制器件的閾值電壓。另一方面，背柵可以充當鰭的支撐結構，有助于改善結構的可靠性。
【專利附圖】

【附圖說明】
[0009]通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中:
[0010]圖1是示出了根據(jù)本公開一個實施例的半導體設置的透視圖；
[0011]圖2是示出了根據(jù)本公開另一實施例的半導體設置的透視圖；
[0012]圖3是示出了圖2所示的半導體設置沿A-A'線切開后的透視圖；
[0013]圖4-21是示出了根據(jù)本公開另一實施例的制造半導體設置的流程中多個階段的示意圖。
【具體實施方式】
[0014]以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。
[0015]在附圖中示出了根據(jù)本公開實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節(jié)，并且可能省略了某些細節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據(jù)實際所需可以另外設計具有不同形狀、大小、相對位置的區(qū)域/層。
[0016]在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調(diào)轉(zhuǎn)朝向時，該層/元件可以位于該另一層/元件“下”。
[0017]根據(jù)本公開的實施例，提供了一種半導體設置。該半導體設置可以包括絕緣體上半導體(SOI)襯底。SOI襯底可以包括堆疊的基底襯底(例如，硅)，埋入電介質(zhì)層(例如，埋入氧化物BOX)和SOI層(例如，硅)。
[0018]該半導體設置還可以包括一種三明治鰭(sFin)結構。例如,該sFin結構包括兩個鰭以及夾于這兩個鰭之間的背柵。鰭與背柵之間通過背柵介質(zhì)隔開，從而可以通過向背柵施加偏置，來對鰭加以控制。根據(jù)一示例，鰭可以通過對SOI層進行構圖來形成。
[0019]根據(jù)本公開的實施例，背柵可以穿透埋入電介質(zhì)層而與基底襯底電接觸。這樣，可以通過基底襯底，來向背柵施加偏置。為了改善偏置施加效率，基底襯底中可以形成有阱區(qū)，從而背柵與阱區(qū)電接觸。可以通過到達阱區(qū)的電接觸部，來向背柵施加偏置。另外，為了進一步降低背柵與阱區(qū)之間的接觸電阻，在阱區(qū)中與背柵相對應的位置處可以形成有接觸區(qū)。這種接觸區(qū)的摻雜濃度可以高于阱區(qū)中其余部分的摻雜濃度。
[0020]根據(jù)本公開的實施例，可以sFin為基礎，來形成多種半導體器件，例如sFinFET。盡管sFin中包括了背柵，但是sFin整體上可以呈現(xiàn)鰭狀，從而現(xiàn)有的各種FinFET制造工藝和制造設備仍然可適用于制造sFinFET。因此，可以應用本公開的技術，而無需重新開發(fā)另外的制造工藝和制造設備。
[0021]這種sFinFET例如可以包括在埋入電介質(zhì)上形成的、與sFin相交的柵堆疊。柵堆疊在鰭中限定了溝道區(qū)(對應于鰭中與柵堆疊相交的部分)，并因此限定了源/漏區(qū)(對應于鰭中位于溝道區(qū)相對兩側的部分)。根據(jù)一有利示例，柵堆疊可以與sFin中每一鰭(在與背柵相反一側)的側面和頂面相交，從而可以在該側面和頂面處(在柵堆疊的控制下)形成導電溝道。結果，得到了四柵器件(柵堆疊在每一鰭各自的側面和頂面上分別構成柵)。為了避免柵堆疊和背柵之間的干擾，它們之間可以形成有電介質(zhì)層并因此電隔離。
[0022]根據(jù)一些示例，為了增強器件性能，可以應用應變源/漏技術。例如，源/漏區(qū)可以包括與鰭不同材料的半導體層，從而可以向溝道區(qū)施加應力。例如，對于P型器件，可以施加壓應力；而對于η型器件，可以施加拉應力。
[0023]根據(jù)本公開的一些示例，sFin可以如下來制作。例如，可以在SOI襯底上形成貫穿SO1、埋入電介質(zhì)層的背柵槽，通過向該背柵槽中填充導電材料如金屬或摻雜的半導體(如多晶硅)來形成背柵。另外，在填充背柵槽之前，可以在背柵槽的側壁上形成背柵介質(zhì)層。根據(jù)一有利示例，這種背柵介質(zhì)層可以按側墻(spacer)形成工藝來制作，由此可以簡化工藝。接下來，可以對SOI層進行構圖，來形成與背柵介質(zhì)層鄰接的鰭。例如，可以如此對SOI層進行構圖，使得在背柵槽的側壁(更具體地，背柵槽側壁上形成的背柵介質(zhì)層)上留有SOI層的(鰭狀)部分。
[0024]為了便于背柵槽和鰭的構圖，根據(jù)一有利示例，可以在SOI襯底上形成構圖輔助層。該構圖輔助層可以被構圖為具有與背柵槽相對應的開口，并且在其與開口相對的側壁上可以形成圖案轉(zhuǎn)移層。這樣，可以構圖輔助層和圖案轉(zhuǎn)移層為掩模，來構圖背柵槽(以下稱作“第一構圖”)；另外，可以圖案轉(zhuǎn)移層為掩模，來構圖鰭(以下稱作“第二構圖”)。
[0025]這樣，鰭通過兩次構圖形成:在第一構圖中，形成鰭的一個側面；而在第二構圖中，形成鰭的另一個側面。在第一構圖中，鰭尚與SOI層的主體相連并因此得到支撐。另外，在第二構圖中，鰭與背柵相連并因此得到支撐。結果，可以防止鰭的制造過程中坍塌，并因此可以更高的產(chǎn)率來制造較薄的鰭。
[0026]在第二構圖之前，可以在背柵槽中形成電介質(zhì)層，以覆蓋背柵。該電介質(zhì)層一方面可以使背柵(例如與柵堆疊)電隔離，另一方面可以防止第二構圖對背柵造成影響。
[0027]另外，為了便于構圖，根據(jù)一有利示例，可以按側墻形成工藝，來在構圖輔助層的側壁上形成圖案轉(zhuǎn)移層。由于側墻形成工藝不需要掩模，從而可以減少工藝中使用的掩模數(shù)量。
[0028]根據(jù)一示例，SOI層可以包括 S1、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb，而構圖輔助層可以包括非晶硅。在這種情況下，為了避免在構圖背柵槽期間不必要地刻蝕構圖輔助層，可以在構圖輔助層的頂面上形成保護層。另外，在形成構圖輔助層之前，還可以在SOI襯底上形成停止層。對于構圖輔助層的構圖(以在其中形成開口)可以停止于該停止層。例如，刻蝕保護層可以包括氮化物(如，氮化硅)，圖案轉(zhuǎn)移層可以包括氮化物，停止層可以包括氧化物(如，氧化硅)。
[0029]本公開可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0030]圖1是示出了根據(jù)本公開一個實施例的半導體設置的透視圖。如圖1所示，該半導體設置包括SOI襯底，該SOI襯底包括基底襯底100 (例如，硅)、設于基底襯底100上的埋入電介質(zhì)層(例如，氧化物)102以及設于埋入電介質(zhì)層上的SOI層104(例如，硅)。當然，襯底的材料不限于硅系材料，而是可以包括基于其他半導體的材料，例如Ge系材料等。在方便說明，以下以硅系材料為例進行描述。
[0031]該半導體設置還包括在SOI襯底上形成的sFin結構。具體地，該sFin結構可以包括由SOI層形成的兩個鰭104以及夾于它們之間的背柵120。鰭104的寬度例如為約3-28nm，且與背柵120之間通過背柵介質(zhì)層116隔開。背柵介質(zhì)層116可以包括各種合適的電介質(zhì)材料，優(yōu)選為高K電介質(zhì)材料，如HfO2，其厚度(圖中紙面內(nèi)水平方向上的維度)例如為約2-20nm。背柵120可以包括各種合適的導電材料，如TiN、W或其組合，其寬度(圖中紙面內(nèi)水平方向上的維度)例如為約5-30nm。備選地，背柵120可以包括摻雜(并因此導電)的半導體材料如多晶硅，摻雜的極性(P型或η型)可以用來調(diào)節(jié)器件的閾值電壓。背柵120可以穿透埋入電介質(zhì)層102而與基底襯底100電接觸，從而可以通過基底襯底100向背柵120施加偏置。為此，基底襯底100中可以包括阱區(qū)100-1，以增強與背柵120的電接觸。
[0032]圖1中還示出了位于背柵120頂面上的電介質(zhì)層122。電介質(zhì)層122例如可以包括氧化物。電介質(zhì)層122可以將背柵120與SOI襯底正面(圖1中上表面)形成的其余部件(例如，柵堆疊)電隔離。
[0033]圖2是示出了根據(jù)本公開另一實施例的半導體設置的透視圖，且圖3是示出了圖2所示的半導體設置沿A-A'線切開后的透視圖。圖2和3所示的半導體設置同樣包括SOI襯底以及在該SOI襯底上形成的sFin。與圖1的實施例類似，SOI襯底可以包括基底襯底200、設于基底襯底200上的埋入電介質(zhì)層202以及設于埋入電介質(zhì)層上的SOI層204 ；sFin可以包括由SOI層形成的兩個鰭204以及夾于它們之間的背柵220。鰭204與背柵220之間通過背柵介質(zhì)層216隔開。為了增強背柵220與基底襯底200之間的電接觸，基底襯底200中可以包括阱區(qū)200-1。關于這些特征的結構和材料參數(shù)，可以參見以上結合圖1的說明。
[0034]另外，該半導體設置還包括在SOI襯底(具體地，在埋入電介質(zhì)層202)上形成的與sFin相交的柵堆疊。例如，柵堆疊可以包括柵介質(zhì)層238和柵導體層240。例如，柵介質(zhì)層238可以包括高K柵介質(zhì)如HfO2,厚度為l-5nm ;柵導體層240可以包括金屬柵導體。另外，柵介質(zhì)層238還可以包括一層薄的氧化物(高K柵介質(zhì)形成于該氧化物上)，例如厚度為0.3-1.2nm。在柵介質(zhì)層238和柵導體240之間，還可以形成功函數(shù)調(diào)節(jié)層(圖中未示出)。另外，柵堆疊兩側形成有柵側墻230。例如，柵側墻230可以包括氮化物，厚度為約5-20nm。背柵220通過其頂面上的電介質(zhì)層222與柵堆疊隔離。
[0035]由于柵堆疊的存在，在sFin中限定了溝道區(qū)(對應于鰭與柵堆疊相交的部分)和源/漏區(qū)(對應于鰭中位于溝道區(qū)相對兩側的部分)。在圖2所示的半導體設置中，在源/漏區(qū)，還在鰭的表面上生長形成半導體層232。半導體層232可以包括不同于鰭204的材料，以便能夠向鰭204(特別是其中的溝道區(qū))施加應力。例如，在鰭204包括Si的情況下，對于η型器件，半導體層232可以包括S1:C(C的原子百分比例如為約0.2-2%),以施加拉應力；對于P型器件，半導體層232可以包括SiGe (例如，Ge的原子百分比為約15-75% )，以施加壓應力。另外，半導體層232的存在還展寬了源/漏區(qū)，從而有利于后繼制造與源/漏區(qū)的接觸部。
[0036]如圖3所示，柵堆疊與鰭204 (與背柵220相反一側)的側面和頂面相交。具體地，柵介質(zhì)層238與鰭204的該側面和頂面接觸，從而柵導體層240可以通過柵介質(zhì)層238控制在鰭204的該側面和頂面上均產(chǎn)生導電溝道。因此，該半導體設置可以構成四柵器件。
[0037]圖4-21是示出了根據(jù)本公開另一實施例的制造半導體設置的流程中多個階段的示意圖。[0038]如圖4所示，提供SOI襯底，該SOI襯底可以包括基底襯底1000(例如，硅)、埋入電介質(zhì)層1002(例如，氧化物)以及SOI層1004(例如，硅)。在基底襯底1000中，例如通過離子注入，形成有阱區(qū)1000-1。例如，對于ρ型器件，可以形成η型阱區(qū)；而對于η型器件，可以形成P型阱區(qū)。例如，η型阱區(qū)可以通過在襯底1000中注入η型雜質(zhì)如P或As來形成，P型阱區(qū)可以通過在襯底1000中注入ρ型雜質(zhì)如B來形成。如果需要，在注入之后還可以進行退火。本領域技術人員能夠想到多種方式來形成η型阱、ρ型阱，在此不再贅述。
[0039]在SOI襯底上可以依次形成停止層1006、構圖輔助層1008和保護層1010。例如，停止層1006可以保護氧化物(如氧化硅)，厚度為約5-25nm;構圖輔助層1008可以包括非晶硅，厚度為約50-200nm ;保護層1010可以包括氮化物(如氮化硅)，厚度為約5_15nm。這些層的材料選擇主要是為了在后繼處理過程中提供刻蝕選擇性。本領域技術人員應當理解，這些層可以包括其他合適的材料，并且其中的一些層在某些情況下可以省略。
[0040]接著，在保護層1010上可以形成光刻膠1012。例如通過光刻，對光刻膠1012進行構圖，以在其中形成與將要形成的背柵相對應的開口。開口的寬度D例如可以為約15_100nmo
[0041]接著，如圖5所示，可以光刻膠1012為掩模，依次對保護層1010和構圖輔助層1008進行刻蝕，如反應離子刻蝕(RIE)，從而在保護層1010和構圖輔助層1008中形成開口。刻蝕可以停止于停止層1006。當然，如果構圖輔助層1008與之下的SOI層1004之間具有足夠的刻蝕選擇性，甚至可以去除這種停止層1006。之后，可以去除光刻膠1012。
[0042]然后，如圖6所示，可以在構圖輔助層1008(與開口相對)的側壁上，形成圖案轉(zhuǎn)移層1014。圖案轉(zhuǎn)移層1014可以按照側墻形成工藝來制作。例如，可以通過在圖5所示結構(去除光刻膠1012)的表面上淀積一層氮化物，然后對氮化物進行RIE，來形成側墻形式的圖案轉(zhuǎn)移層。所淀積的氮化物層的厚度可以為約3-28nm(基本上確定隨后形成的鰭的寬度)。這種淀積例如可以通過原子層淀積(ALD)來進行。本領域技術人員知道多種方式來形成這種側墻，在此不再贅述。
[0043]接下來，如圖7所示，可以構圖輔助層1008和圖案轉(zhuǎn)移層1014為掩模，對SOI襯底進行構圖，以在其中形成背柵槽BG。在此，可以依次對停止層1006、SOI層1004和埋入電介質(zhì)層1002進行RIE，來形成背柵槽BG。由于保護層1010的存在，這些RIE不會影響到構圖輔助層1008。當然，如果構圖輔助層1008的材料與停止層1006、SOI層1004和埋入電介質(zhì)層1002的材料之間具有足夠的刻蝕選擇性，甚至可以去除保護層1010。盡管在圖7中將背柵槽BG示出為處于剛好與阱區(qū)1000-1接觸，但是本公開不限于此。例如，背柵槽BG也可以進入阱區(qū)1000-1中。
[0044]隨后，如圖8所示，可以在背柵槽BG的側壁上形成背柵介質(zhì)層1016。背柵介質(zhì)層1016可以包括任何合適的電介質(zhì)材料，優(yōu)選為高K介質(zhì)材料如Hf02。在此，可以按照側墻形成工藝，來制作背柵介質(zhì)層1016。例如，可以通過在圖7所示結構的表面上淀積一層電介質(zhì)材料，然后對電介質(zhì)材料進行RIE，來形成側墻形式的背柵介質(zhì)層。
[0045]在此，為了降低將要形成的背柵與基底襯底之間的接觸電阻，如圖8中的箭頭所示，可以經(jīng)由背柵槽BG，進行離子注入，以在基底襯底1000(特別是阱區(qū)1000-1)中形成接觸區(qū)1018。離子注入的摻雜類型與阱區(qū)的摻雜類型相同，從而接觸區(qū)1018的摻雜濃度(例如，為lE18-lE21cm_3)高于阱區(qū)1000-1中其余部分處的摻雜濃度。[0046]然后，如圖9所示，可以在背柵槽BG中填充導電材料，以形成背柵1020。背柵1020可以包括金屬如TiN、W或其組合。導電材料的淀積可以通過ALD來進行。淀積進行至導電材料完全充滿背柵槽BG，然后對淀積的導電材料進行回蝕，來形成背柵1020。根據(jù)一有利示例，背柵1020的頂面可以與SOI層1004(對應于隨后形成的鰭的頂面)基本上持平，或者(略)高于SOI層104的頂面?？蛇x地，背柵1020也可以包括摻雜(并因此導電)的半導體材料如多晶硅，摻雜的極性可以用來調(diào)節(jié)器件的閾值電壓。
[0047]在如上所述形成背柵之后，接下來可以對SOI層進行構圖，來形成鰭。
[0048]在本實施例中，隨后將形成與鰭相交的柵堆疊來制造sFinFET。為了避免背柵1020與柵堆疊之間的干擾，可以如圖10所示，在背柵槽BG中進一步填充電介質(zhì)層1022，以覆蓋背柵1020。例如，電介質(zhì)層1022可以包括氧化物，且可以通過淀積氧化物然后回蝕來形成。另外，在如上所述形成氧化物的停止層1006的情況下，為了避免在接下來對SOI層1004進行構圖的操作(涉及停止層1006)中對電介質(zhì)層1022造成不必要的影響，在此可以在電介質(zhì)層1022上形成一保護層1024，例如氮化物。該保護層1024例如可以通過淀積氮化物然后回蝕來形成。在回蝕過程中，構圖輔助層1008頂面上的保護層1010也可以被去除，從而露出構圖輔助層1008，如圖10所示。
[0049]接下來，如圖11所示，可以通過選擇性刻蝕，如通過TMAH溶液進行濕法刻蝕，來去除構圖輔助層1008，留下圖案轉(zhuǎn)移層1014。然后，可以圖案轉(zhuǎn)移層1014為掩模，進一步選擇性刻蝕如RIE停止層1006和SOI層1004。這樣，就在背柵1020兩側留下了鰭狀的SOI層部分，它們對應于圖案轉(zhuǎn)移層1014的形狀，并可以構成器件的鰭。
[0050]這樣，就得到了根據(jù)該實施例的sFin結構。如圖11所示，該sFin結構包括背柵1020以及位于背柵1020相對兩側的鰭1004，背柵1020與各鰭1004之間夾有背柵介質(zhì)層1016。另外，在該sFin中，鰭1004的頂面被電介質(zhì)層(包括停止層1006和圖案轉(zhuǎn)移層1014)所覆蓋。因此，隨后形成的柵堆疊可以與每一鰭各自(與背柵1020相反一側)的側面相交，并控制在該側面中產(chǎn)生溝道，并因此得到雙柵器件。
[0051]為了增強器件性能，在此可以去除鰭1004頂面上的電介質(zhì)層。具體地，如圖12所示，可以依次選擇性去除如RIE圖案轉(zhuǎn)移層1014(同時也會去除保護層1024，因為在該示例中兩者均包括氮化物)以及停止層1006，來露出鰭1004的頂面。在此，電介質(zhì)層1016的厚度要充分大于停止層1006的厚度，從而可以保留。另外，背柵介質(zhì)1016超出電介質(zhì)層1022頂面的部分基本上也會被去除，因為其較薄且在去除圖案轉(zhuǎn)移層1014和保護層1024的過程中會失去支撐。這樣，在圖12所示的sFin中，隨后形成的柵堆疊可以與每一鰭各自(與背柵1020相反一側)的側面以及頂面相交，并控制在該側面和頂面中產(chǎn)生溝道，并因此得到四柵器件。因此，可以改善器件的電流驅(qū)動能力。
[0052]在通過上述流程得到sFin(如圖11或12所示)之后，可以sFin為基礎，來制造多種器件。這里需要指出的是，在圖11和12所示的示例中，一起形成了三個sFin。但是本公開不限于此。例如，可以根據(jù)需要，形成更多或更少的sFin。另外，所形成的sFin的布局也不一定是如圖所示的并行設置。
[0053]在以下，將以圖12所示的sFin為例，說明制造sFinFET的示例方法流程。
[0054]為制造sFinFET，可以在SOI襯底(具體地，埋入電介質(zhì)層1002)上形成與sFin相交的柵堆疊。例如，這可以如下進行。具體地，如圖13所示，例如通過淀積，形成柵介質(zhì)層1026。例如，柵介質(zhì)層1026可以包括氧化物，厚度為約0.8-1.5nm。在圖13所示的示例中，僅示出了形成于sFin頂面和側面上的柵介質(zhì)層1026。但是,柵介質(zhì)層1026也可以包括在埋入電介質(zhì)層1002的頂面上延伸的部分。然后，例如通過淀積，形成柵導體層1028。例如，柵導體層1028可以包括多晶硅。柵導體層1028可以填充sFin之間的間隙，并可以進行平坦化處理例如CMP。
[0055]如圖14 (圖14(b)示出了沿圖14(a)中BBi線的截面圖)所示，對柵導體層1028進行構圖。在圖14的示例中，柵導體層1028被構圖為與sFin相交的條形。根據(jù)另一實施例，還可以構圖后的柵導體層1028為掩模，進一步對柵介質(zhì)層1026進行構圖。
[0056]在形成構圖的柵導體之后，例如可以柵導體為掩模，進行暈圈(halo)注入和延伸區(qū)(extension)注入。
[0057]接下來，如圖15(圖15(b)示出了沿圖15(a)中ClCr線的截面圖，圖15 (C)示出了沿圖15(a)中C2C2'線的截面圖)所示，可以在柵導體層1028的側壁上形成柵側墻1030。例如，可以通過淀積形成厚度約為5-20nm的氮化物(如氮化硅)，然后對氮化物進行RIE，來形成柵側墻1030。在此，在形成柵側墻時可以控制RIE的量，使得柵側墻1030基本上不會形成于sFin的側壁上。本領域技術人員知道多種方式來形成這種側墻，在此不再贅述。
[0058]在形成側墻之后，可以柵導體及側墻為掩模，進行源/漏(S/D)注入。隨后，可以通過退火，激活注入的離子，以形成源/漏區(qū)，得到sFinFET。
[0059]為改善器件性能，根據(jù)本公開的一示例，可以利用應變源/漏技術。具體地，如圖16 (圖16(b)示出了沿圖16(a)中ClCf線的截面圖，圖16(c)示出了沿圖16(a)中C2C2'線的截面圖)所示，可以通過外延，在鰭1004被柵堆疊露出的部分(對應于源/漏區(qū))的表面上形成半導體層1032。根據(jù)本公開的一實施例，可以在生長半導體層1032的同時，對其進行原位摻雜。例如，對于η型器件，可以進行η型原位摻雜；而對于ρ型器件，可以進行P型原位摻雜。另外，為了進一步提升性能，半導體層1032可以包括不同于鰭1004的材料，以便能夠向鰭1004(其中將形成器件的溝道區(qū))施加應力。例如，在鰭1004包括Si的情況下，對于η型器件，半導體層1032可以包括S1:C(C的原子百分比例如為約0.2-2%),以施加拉應力；對于P型器件，半導體層1014可以包括SiGe(例如，Ge的原子百分比為約15-75% ),以施加壓應力。另一方面，生長的半導體層1032在橫向上展寬一定程度,從而有助于隨后形成到源/漏區(qū)的接觸部。
[0060]盡管在圖16(c)中將半導體層1032示出為與鰭1004的邊緣重合，但是它們之間可以存在一定的偏差。另外，在柵導體層1028包括多晶硅的情況下，半導體層1032的生長可能也會發(fā)生在犧牲柵導體層1028的頂面上。這在附圖中并未示出。
[0061]在上述實施例中，在形成sFin之后，直接形成了柵堆疊。本公開不限于此。例如，替代柵工藝同樣適用于本公開。
[0062]根據(jù)本公開的另一實施例，在圖13中形成的柵介質(zhì)層1026和柵導體層1028為犧牲柵介質(zhì)層和犧牲柵導體層(這樣，通過結合圖13、14描述的操作得到的柵堆疊為犧牲柵堆疊)。接下來，可以同樣按以上結合圖15描述的操作來形成柵側墻1030。另外，同樣可以按以上結合圖16描述的操作，來應用應變源/漏技術。
[0063]接下來，可以根據(jù)替代柵工藝，對犧牲柵堆疊進行處理，以形成器件的真正柵堆疊。例如，這可以如下進行。
[0064]具體地，如圖17 (圖17(a)對應于圖16(b)的截面圖，圖17(b)對應于圖16(c)的截面圖)所示，例如通過淀積，形成電介質(zhì)層1034。該電介質(zhì)層1034例如可以包括氧化物。隨后，對該電介質(zhì)層1034進行平坦化處理例如CMP。該CMP可以停止于柵側墻1030，從而露出犧牲柵導體層1028。隨后，例如通過TMAH溶液，選擇性去除犧牲柵導體1028，從而在柵側墻1030內(nèi)側形成了柵槽1036。根據(jù)另一示例，還可以進一步去除犧牲柵介質(zhì)層1026。
[0065]然后，如圖18 (圖18(a)對應于圖17(a)的截面圖，圖18(b)對應于圖17(b)的截面圖，圖18(c)對應于圖14(b)的截面圖)、圖19 (示出了圖18所示結構的俯視圖)所示，通過在柵槽中形成柵介質(zhì)層1038和柵導體層1040，形成最終的柵堆疊。柵介質(zhì)層1038可以包括高K柵介質(zhì)例如HfO2，厚度為約l-5nm。另外，柵介質(zhì)層1038還可以包括一層薄的氧化物(高K柵介質(zhì)形成于該氧化物上)，例如厚度為0.3-1.2nm。柵導體層1040可以包括金屬柵導體。優(yōu)選地，在柵介質(zhì)層1038和柵導體層1040之間還可以形成功函數(shù)調(diào)節(jié)層(未示出)。
[0066]這樣，就得到了根據(jù)該實施例的sFinFET。如圖18、19所示，該sFinFET包括在SOI層1002上形成的與sFin(包括背柵1020和鰭1004)相交的柵堆疊(包括柵介質(zhì)層1038和柵導體層1040)。如圖18(c)清楚所示，柵導體層1040可以經(jīng)由柵介質(zhì)層1038，控制鰭1004在(與背柵1020相反一側的)側面和頂面(圖中橢圓圈)上產(chǎn)生導電溝道，從而該sFinFET是四柵器件。另外，背柵1020可以經(jīng)由背柵介質(zhì)層1016控制鰭1004，從而按需改變sFinFET的閾值。背柵1020通過電介質(zhì)層1022與柵堆疊電隔離。
[0067]在如上所述形成sFinFET之后，還可以制作各種電接觸。例如，如圖20所示，可以在圖19所示結構的表面上淀積層間電介質(zhì)(ILD)層1042。該ILD層1042例如可以包括氧化物?？梢詫LD層1042進行平坦化處理例如CMP，使其表面大致平坦。然后，例如可以通過光刻，形成接觸孔，并在接觸孔中填充導電材料如金屬(例如，W或Cu等)，來形成接觸部，例如與柵堆疊的接觸部1044-1、與源/漏區(qū)的接觸部1044-2以及與背柵的接觸部1044-2。
[0068]圖21(a)、(b)分別示出了沿圖20中BlBl'線、B2B2'線的截面圖。如圖21所示，接觸部1044-1穿透ILD層1042，到達柵導體1040，并因此與柵導體1040電接觸；接觸部1044-2穿透ILD層1042以及電介質(zhì)層1034，達到源/漏區(qū)(在該示例中為半導體層1032)，并因此與源/漏區(qū)電接觸；接觸部1044-3穿透ILD層1042、電介質(zhì)層1034以及埋入電介質(zhì)層1002，到達基底襯底1000(特別是，其中的阱區(qū)1000-1)，并因此與背柵1020電接觸。通過這些電接觸，可以施加所需的電信號。
[0069]這里需要指出的是，盡管在圖21中將三個sFin的源/漏區(qū)示出為連接至相同的接觸部，但是本公開不限于此。具體的電連接方式可以根據(jù)設計而定。
[0070]在以上的描述中，對于各層的構圖、刻蝕等技術細節(jié)并沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實施例，但是這并不意味著各個實施例中的措施不能有利地結合使用。
[0071]以上對本公開的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本公開的范圍。本公開的范圍由所附權利要求及其等價物限定。不脫離本公開的范圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本公開的范圍之內(nèi)。
【權利要求】
1.一種半導體設置，包括: 絕緣體上半導體(SOI)襯底，包括基底襯底、埋入電介質(zhì)層和SOI層； 在SOI襯底上形成的背柵，所述背柵穿透埋入電介質(zhì)層而與基底襯底電接觸； 在背柵的相對兩側由SOI層形成的鰭；以及 夾于背柵與各鰭之間的背柵介質(zhì)層。
2.根據(jù)權利要求1所述的半導體設置，其中，背柵的頂面與各鰭的頂面基本上持平或高于鰭的頂面。
3.根據(jù)權利要求1所述的半導體設置，其中，背柵包括導電材料，且寬度為5-30nm。
4.根據(jù)權利要求1所述的半導體設置，其中，鰭包括S1、Ge、SiGe、GaAs,GaSb, AlAs,InAs, InP、GaN、SiC、InGaAs, InSb、InGaSb,且寬度為約 3_28nm。
5.根據(jù)權利要求1所述的半導體設置，其中，基底襯底中包括阱區(qū)，背柵與阱區(qū)電接觸。
6.根據(jù)權利要求5所述的半導體設置，其中，如果所述半導體設置用于ρ型器件，則阱區(qū)被摻雜為η型；如果所述半導體設置用于η型器件，則阱區(qū)被摻雜為ρ型。
7.根據(jù)權利要求6所述的半導體設置，其中，阱區(qū)在與背柵相對應的位置處包括接觸區(qū)，所述接觸區(qū)的摻雜濃度高于阱區(qū)中其余部分的摻雜濃度。
8.根據(jù)權利要求1所述的半導體設置，其中，背柵介質(zhì)層包括高K電介質(zhì)，且厚度為約.2-20nm。
9.根據(jù)權利要求1所述的半導體設置，還包括: 在埋入電介質(zhì)層上形成的柵堆疊，所述柵堆疊與所述鰭和背柵相交，其中所述柵堆疊與背柵之間通過電介質(zhì)層隔離。
10.根據(jù)權利要求9所述的半導體設置，其中，所述柵堆疊包括柵介質(zhì)層和在柵介質(zhì)層上形成的柵導體層，其中柵介質(zhì)層與每一鰭的與背柵相反一側的側面以及每一鰭的頂面接觸。
11.根據(jù)權利要求9所述的半導體設置，還包括在每一鰭位于柵堆疊相對兩側的部分的表面上生長的半導體層。
12.根據(jù)權利要求11所述的半導體器件，其中，如果所述半導體設置用于P型器件，則半導體層帶壓應力；如果所述半導體設置用于η型器件，則半導體層帶拉應力。
13.根據(jù)權利要求12所述的半導體器件，其中，半導體層包括SiGe或S1:C。
14.一種制造半導體設置的方法，包括: 在絕緣體上半導體(SOI)襯底上形成背柵槽，其中SOI襯底包括基底襯底、埋入電介質(zhì)層和SOI層，所述背柵槽貫穿SOI層和埋入電介質(zhì)層； 在背柵槽的側壁上形成背柵介質(zhì)層； 向背柵槽中填充導電材料，形成背柵； 對SOI層進行構圖，以形成與背柵介質(zhì)層鄰接的鰭。
15.根據(jù)權利要求14所述的方法，其中， 形成背柵槽包括: 在SOI襯底上形成構圖輔助層，該構圖輔助層被構圖為具有與背柵槽相對應的開口 ； 在構圖輔助層與開口相對的側壁上形成圖案轉(zhuǎn)移層；以該構圖輔助層及圖案轉(zhuǎn)移層為掩模，對SOI襯底進行刻蝕，以形成背柵槽，以及 形成鰭包括: 選擇性去除構圖輔助層；以及 以圖案轉(zhuǎn)移層為掩模，對SOI層進行刻蝕，以形成鰭。
16.根據(jù)權利要求15所述的方法，其中，背柵槽中填充的導電材料的頂面與SOI層的頂面基本上持平或高于SOI層的頂面。
17.根據(jù)權利要求15所述的方法，其中，在形成背柵之后且在對SOI層進行構圖之前，該方法還包括:在背柵槽中形成電介質(zhì)層，以覆蓋背柵。
18.根據(jù)權利要求15所述的方法，其中，SOI層包括S1、Ge、SiGe、GaAs,GaSb, AlAs,InAs, InP、GaN、SiC、InGaAs, InSb、InGaSb，構圖輔助層包括非晶硅，以及 該方法還包括:在構圖輔助層的頂面上形成保護層，以在背柵槽的刻蝕期間保護構圖輔助層。
19.根據(jù)權利要求18所述的方法，還包括:在SOI襯底上形成停止層，構圖輔助層形成于該停止層上。
20.根據(jù)權利要求19所述的方法，其中，保護層包括氮化物，圖案轉(zhuǎn)移層包括氮化物，停止層包括氧化物。
21.根據(jù)權利要求15所述的方法，其中，按側墻形成工藝，在構圖輔助層的側壁上形成圖案轉(zhuǎn)移層。
22.根據(jù)權利要求15所述的方法，其中，在形成鰭之后，該方法還包括:選擇性去除圖案轉(zhuǎn)移層。
23.根據(jù)權利要求14所述的方法，其中，在形成背柵介質(zhì)層之后，且在填充背柵槽之前，該方法還包括:經(jīng)由背柵槽進行離子注入，以在基底襯底中形成接觸區(qū)。
24.根據(jù)權利要求14所述的方法，其中，按側墻形成工藝，在背柵槽的側壁上形成背柵介質(zhì)層。
【文檔編號】H01L29/78GK103985749SQ201310050055
【公開日】2014年8月13日 申請日期:2013年2月8日 優(yōu)先權日:2013年2月8日
【發(fā)明者】朱慧瓏 申請人:中國科學院微電子研究所