專利名稱：具有mom電容器的集成電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體而言，涉及ー種集成電路及其制造方法。
背景技術(shù)：
鰭片場(chǎng)效應(yīng)晶體管(FinFET)器件代表了半導(dǎo)體晶體管技術(shù)未來發(fā)展的方向。相比于傳統(tǒng)的平面晶體管，finFET器件提出了很多的問題，這些問題涉及到與其他電路器件的集成，從而來提高器件的性能和表面利用率。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中存在的問題，提供了ー種集成電路，包括:電容器，所述電容器包括:襯底；電容器介電層，位于所述襯底的主表面上，所述電容器介電層中具有第一凹槽和第二凹槽；第一半導(dǎo)體鰭片，延伸自所述襯底的主表面，位于所述第一凹槽內(nèi)；第ー電容器電極，位于所述第一凹槽內(nèi)和所述第一半導(dǎo)體鰭片的頂上；第二半導(dǎo)體鰭片，延伸自所述襯底的所述主表面并位于所述第二凹槽內(nèi)；以及第ニ電容器電極，位于所述第二凹槽內(nèi)和所述第二半導(dǎo)體鰭片的頂上。上述集成電路還包括:第三凹槽，位于所述電容器介電層中；第三半導(dǎo)體鰭片，延伸自所述襯底的所述主表面并位于所述第三凹槽內(nèi)；第三電容器電極，位于所述第三凹槽內(nèi)和第三半導(dǎo)體鰭片的頂上；其中所述第一電容器電極和所述第三電容器電極互相電連接。上述集成電路還包括:襯墊介電材料，加襯在所述第一凹槽或所述第二凹槽至少之一的側(cè)壁和底部上。在上述集成電路中，其中所述襯底包括絕緣體上硅襯底。上述集成電路還包括襯墊介電材料，加襯在所述第一凹槽或所述第二凹槽至少之一的側(cè)壁和底部上，并且其中所述襯墊介電材料包括氧化娃或包含金屬氧化物的高-K電介質(zhì)。在上述集成電路中，其中第一電極和第二電極的材料均選自由鋁，銅，鎢，鈦，金屬硅化物，導(dǎo)電陶瓷，摻雜硅，及其組合組成的組。在上述集成電路中，其中襯墊電介質(zhì)的厚度是約5nm至約15nm。根據(jù)本發(fā)明的另一方面，還提供了ー種形成集成電路的方法，包括:在襯底上形成其中具有第一半導(dǎo)體鰭片和第二半導(dǎo)體鰭片的介電層；去除所述第一半導(dǎo)體鰭片的頂部以形成位于所述介電層中的第一凹槽，去除所述第二半導(dǎo)體鰭片的頂部以形成位于所述介電層中的第二凹槽；以及在所述第一凹槽中在所述第一半導(dǎo)體鰭片上形成第一電極，在所述第二凹槽中在所述第二半導(dǎo)體鰭片上形成第二電極。在上述方法中，其中在襯底上形成其中具有第一半導(dǎo)體鰭片和第二半導(dǎo)體鰭片的介電層的步驟包括:在所述襯底上形成半導(dǎo)體層；圖案化所述半導(dǎo)體層以形成所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片；在所述襯底和所述第一半導(dǎo)體鰭片以及第ニ半導(dǎo)體鰭片上均厚沉積所述介電層；以及平坦化所述介電層以與所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片的相應(yīng)頂表面齊平。在上述方法中，其中在襯底上形成其中具有第一半導(dǎo)體鰭片和第二半導(dǎo)體鰭片的介電層的步驟包括:在所述襯底上形成介電層；圖案化所述介電層以在其中形成第一孔和第二孔；以及在所述第一孔中外延生長(zhǎng)所述第一半導(dǎo)體鰭片和在所述第二孔中外延生長(zhǎng)所述第二半導(dǎo)體鰭片。上述方法還包括在形成所述第一電極之前在所述第一凹槽中形成襯墊電介質(zhì)和在形成所述第二電極之前在所述第二凹槽中形成第二襯墊電介質(zhì)。上述方法還包括在形成所述第一電極之前在所述第一凹槽中形成襯墊電介質(zhì)和在形成所述第二電極之前在所述第二凹槽中形成第二襯墊電介質(zhì)，其中去除所述第一半導(dǎo)體鰭片的頂部以在所述介電層內(nèi)形成第一凹槽以及去除所述第二半導(dǎo)體鰭片的頂部以在所述介電層內(nèi)形成第二凹槽的步驟包括去除整個(gè)所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片至少之一，從而暴露所述第一凹槽和所述第二凹槽至少之一中的所述襯底。在上述方法中，其中去除所述第一半導(dǎo)體鰭片的頂部以在所述介電層中形成第一凹槽以及去除所述第二半導(dǎo)體鰭片的頂部以在所述介電層中形成第二凹槽包括將所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片置于HBr和Cl2至少ー種中。在上述方法中，其中在所述第一凹槽中在所述第一半導(dǎo)體鰭片上形成第一電極以及在所述第二凹槽中在所述第二半導(dǎo)體鰭片上形成第二電極的步驟包括分別在所述第一凹槽和所述第二凹槽內(nèi)沉積材料，所述材料選自基本上由金屬，金屬合金，導(dǎo)電陶瓷，硅化物，摻雜半導(dǎo)體，及其組合組成的組。在上述方法中，還包括在所述介電層的第三孔中形成第三半導(dǎo)體鰭片；在所述第三半導(dǎo)體鰭片上形成第三電極；以及電連接所述第一電極和所述第三電極。在上述方法中，其中在襯底上形成其中具有第一半導(dǎo)體鰭片和第二半導(dǎo)體鰭片的介電層的步驟包括:在所述襯底上形成半導(dǎo)體層；圖案化所述半導(dǎo)體層以形成所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片；在所述襯底和所述第一半導(dǎo)體鰭片以及第ニ半導(dǎo)體鰭片上均厚沉積所述介電層；以及平坦化所述介電層以與所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片的相應(yīng)頂表面齊平，上述方法還包括:在形成所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片的同時(shí)形成finFET鰭片。根據(jù)本發(fā)明的又一方面，還提供了ー種形成集成電路的方法，包括:形成MOM電容器，所述MOM電容器具有形成在第一半導(dǎo)體鰭片頂部的第一電極，形成在第二半導(dǎo)體鰭片頂端的第二電極，以及位于所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片中間的電容器電介質(zhì)；以及形成finFET器件，所述finFET器件具有形成在第三半導(dǎo)體鰭片中的源極和漏極區(qū)域，其中所述第三半導(dǎo)體鰭片與所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片同時(shí)形成。上述方法還包括:對(duì)電容器電介質(zhì)執(zhí)行化學(xué)機(jī)械拋光(CMP)步驟。上述方法還包括:回蝕刻所述第一半導(dǎo)體鰭片的頂面和所述第二半導(dǎo)體鰭片的頂面以在電容器電介質(zhì)上形成相應(yīng)的第一凹槽和第二凹槽。上述方法還包括:回蝕刻所述第一半導(dǎo)體鰭片的頂面和所述第二半導(dǎo)體鰭片的頂面以在電容器電介質(zhì)上形成相應(yīng)的第一凹槽和第二凹槽，上述方法還包括分別在所述第一凹槽和所述第二凹槽的側(cè)壁上形成襯墊介電層。


為了更好地理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)在將結(jié)合附圖所進(jìn)行的以下描述作為參考，其中:圖la，lb, Ic分別示出示例性實(shí)施例MOM電容器結(jié)構(gòu)的主視圖，剖視圖和頂視圖；圖2a 7b示出圖1a和Ib中所示結(jié)構(gòu)的制造步驟；圖8a 9b是第二個(gè)示例性實(shí)施例MOM電容器的制造步驟；以及圖1Oa和IOb示出示例性實(shí)施例MOM電容器結(jié)構(gòu)的主視圖和剖視圖。
具體實(shí)施例方式圖1a是使用鰭片場(chǎng)效應(yīng)晶體管(finFET)技術(shù)和結(jié)構(gòu)形成的第一示例性金屬氧化物金屬(MOM)電容器結(jié)構(gòu)I的主視圖。圖1b是MOM電容器I沿著圖1a的標(biāo)示線的剖視圖。MOM電容器I包括第一電極2和第二電極6。第一電極2形成在第一鰭片結(jié)構(gòu)4頂上，第二電極6形成在第二鰭片8頂上。提供電容器介電功能的介電材料10形成在第一電極2和第二電極6之間。通過這樣的方式，第一電極2，介電材料10和第二電極6形成MOM電容器。在示出的實(shí)施例中，MOM電容器I具有形成在兩個(gè)相應(yīng)的第一鰭片結(jié)構(gòu)4的頂上的兩個(gè)第一電極2。這只是ー種設(shè)計(jì)選擇，本領(lǐng)域技術(shù)人員將想到許多可選的實(shí)施例，包括兩個(gè)或兩個(gè)以上的第一電極，兩個(gè)或兩個(gè)以上的第二電極，單個(gè)第一電極，和單個(gè)第二電極等等，所有這些都在本發(fā)明的考慮范圍內(nèi)。在示出的實(shí)施例中，絕緣體上半導(dǎo)體(SOI)襯底的主表面頂上形成第一鰭片結(jié)構(gòu)4和第二鰭片結(jié)構(gòu)8。該襯底包括諸如硅或其它半導(dǎo)體材料的塊狀襯底12 (參見圖2a和2b)，在塊狀襯底12上形成SOI介電層14 (參見圖2a和2b)。例如，SOI介電層14可以是氧化硅。在其它實(shí)施例中，塊狀襯底12和SOI介電層14可使用其他材料。形成分別接觸第一電極2和第二電極6的電接觸件3和5。在一些實(shí)施例中，如本領(lǐng)域所公知的，接觸件3，5形成在電極2，6上面并通過通孔7，9與相應(yīng)的電極建立電接觸。圖1a和Ib所示的MOM結(jié)構(gòu)具有不需要額外的制造步驟，可以和finFET器件同時(shí)形成的優(yōu)勢(shì)。本領(lǐng)域的技術(shù)人員了解到鰭片4和鰭片8的對(duì)應(yīng)結(jié)構(gòu)可與鰭片4和鰭片8同時(shí)形成，該對(duì)應(yīng)結(jié)構(gòu)被摻雜以具有形成在其中的源極和漏極，并且被柵極氧化物和柵電極覆蓋。這可以降低制造成本和復(fù)雜度，并且提高產(chǎn)量。示出的實(shí)施例的另ー個(gè)優(yōu)勢(shì)特征是通過利用薄鰭片結(jié)構(gòu)4和8，MOM電容器結(jié)構(gòu)I是緊密的并且提供有效的空間利用。參考圖2a至7b提供一個(gè)制造MOM電容器I的示例性實(shí)施例。圖2a和圖2b分別是MOM電容器I的中間制造階段的主視圖和剖視圖。提供了ー種包括塊狀襯底12、SOI介電層14及半導(dǎo)體層16的SOI襯底。SOI襯底及其制造的詳情是公知的，因此為了簡(jiǎn)要和清晰，在此不作更多的說明。對(duì)本領(lǐng)域技術(shù)人員來說顯而易見的是，半導(dǎo)體層16是其中將要形成例如圖1a和Ib所示的第一鰭片結(jié)構(gòu)4和第二鰭片結(jié)構(gòu)8的層，并在下面進(jìn)ー步討論說明。使用已知的技術(shù)在半導(dǎo)體層16頂上形成襯墊氧化物18和硬掩模20，襯墊氧化物18可以是，例如，熱生長(zhǎng)或者化學(xué)汽相沉積(CVD)沉積的氧化硅層。硬掩模20可以是例如氮化硅層。也可以使用其他材料。圖2a和2b還示出了感光層22。在如圖2所示的制造階段，使用已知的掩模和光刻技術(shù)使感光層22圖案化。感光層可以是感光聚合物，如集成電路制造中通常采用的光阻材料。硬掩模20和襯墊氧化物18的目的是如實(shí)地將來自圖案化的感光層22的圖案復(fù)制到下面的半導(dǎo)體層16中，同時(shí)在蝕刻エ藝中保護(hù)半導(dǎo)體16的上表面。這種復(fù)制的結(jié)果是形成了鰭片結(jié)構(gòu)4和8，如圖3所示(其中包括圖3a和3b)。如上所示，使用公知的諸如各向異性等離子體蝕刻エ藝將感光層22的圖案轉(zhuǎn)印至半導(dǎo)體層16以形成半導(dǎo)體層16中的鰭片結(jié)構(gòu)。由于本領(lǐng)域的技術(shù)人員將想到各種使用常規(guī)實(shí)驗(yàn)足以蝕刻半導(dǎo)體層16的エ藝，因此蝕刻エ藝的詳情在本文不作討論。值得注意的是，在finFET器件的形成中也使用將圖案蝕刻至半導(dǎo)體層16內(nèi)的エ藝。因此，可以設(shè)想，在一些實(shí)施例中，半導(dǎo)體層16在第一區(qū)域經(jīng)圖案化形成用于最終的MOM電容器的鰭片結(jié)構(gòu)(如圖3所示)，與此同吋，半導(dǎo)體層16在第二區(qū)域經(jīng)圖案化形成用于最終的finFET器件的鰭片結(jié)構(gòu)(未在圖3所示)。同樣，除非明確排除外，以下各個(gè)エ藝步驟可與同步形成FinFET器件的エ藝步驟同時(shí)執(zhí)行。注意在圖3所示的情況下，蝕刻エ藝完全去除感光層22。另外，感光層22的殘余部分可通過灰化，或臭氧等離子體，或用于去除殘留感光材料的其他公知技術(shù)去除。在其他實(shí)施例中，殘留的感光材料在后續(xù)處理步驟中去除。接下來形成介電材料10，如圖4所示(其中包括圖4a和圖4b)。如圖4所示，在中間制造階段中，介電材料10完全包圍鰭片結(jié)構(gòu)4和結(jié)構(gòu)8。介電材料10可以是通過CVD，PVD等等形成的氧化硅材料，或者通過CVD，PVD，ALD等等形成的高-K材料。在一些實(shí)施例中，關(guān)于用于形成STI電介質(zhì)的已知材料和エ藝步驟，可以將介電材料10稱為淺溝槽隔離(STI)電介質(zhì)。在其中鰭片結(jié)構(gòu)(如finFET和MOM電容器I)與平面器件(例如，平面晶體管)同時(shí)形成的實(shí)施例中，介電材料10與平面器件的淺溝槽隔離同時(shí)形成。圖5a示出在結(jié)構(gòu)上實(shí)施平坦化工藝的結(jié)果的主視圖，圖5b示出在結(jié)構(gòu)上實(shí)施平坦化工藝的結(jié)果的剖視圖。特別是，介電材料10被平坦化并且其頂面與鰭片結(jié)構(gòu)4，8的頂面齊平。在此エ藝中，可以去除任何殘留的感光層22，以及硬掩模20和襯墊氧化物18的任何殘留部分。在一些實(shí)施例中，使用化學(xué)機(jī)械拋光(CMP)エ藝平坦化介電材料10。在其他實(shí)施例中，使用回蝕刻エ藝使介電材料10平坦化，這對(duì)于本領(lǐng)域技術(shù)人員是顯而易見的。如圖5所示，鰭片結(jié)構(gòu)4，8的頂面暴露出來。在下一步エ藝步驟中，鰭片結(jié)構(gòu)4，8凹陷進(jìn)去，如圖6a和6b所示，其分別是最終結(jié)構(gòu)的主視圖和剖視圖。例如，最初形成具有約600納米至約1200納米的高度(即，延伸至SOI介電層的表面上)的鰭片結(jié)構(gòu)4，8。在凹陷エ藝后，鰭片結(jié)構(gòu)4，8的高度是約300納米至500納米。許多方法可以實(shí)施凹陷エ藝。在示出的實(shí)施例中，通過，例如，干法蝕刻エ藝回蝕刻鰭片結(jié)構(gòu)4，8。在壓カ約ImTorr至約IOOOmTorr,功率約50W至1000W，偏置電壓約20V至約500V和溫度為約40°C至約60°C的條件下，使用例如HBr和/或Cl2作為蝕刻氣體實(shí)施蝕刻エ藝。接下來形成第一電極2和第二電極6，如圖7a所示的主視圖和圖7b所示的剖視圖。如圖所示，對(duì)鰭片結(jié)構(gòu)4，8進(jìn)行蝕刻エ藝所得到的介電材料10中的凹槽23填充用于形成第一電極2和第二電極6的導(dǎo)電材料。電極可由諸如鋁，銅，鎢，鈦，金屬硅化物，導(dǎo)電陶瓷，摻雜硅等合適的導(dǎo)電材料形成。在一些實(shí)施例中，在形成導(dǎo)電電極材料前，沿著凹槽23的底部和側(cè)壁先形成ー個(gè)或多個(gè)阻擋層和/或種子層。在例如，鎢導(dǎo)電電極形成前，在凹槽23內(nèi)先形成具有一個(gè)或多個(gè)鈦和氮化鈦的亞層的阻擋層?？晒┻x擇地，電極可由高摻雜的和硅化的多晶硅材料形成。在其它ー些實(shí)施例中，在使用電鍍或無電電鍍技術(shù)形成電極前，在凹槽23中先形成薄的種子層。形成電極2和電極6的其它技術(shù)，對(duì)本領(lǐng)域技術(shù)人員來說是顯而易見的。這些技術(shù)包括但不局限于化學(xué)汽相沉積，濺射沉積，電鍍等等。如圖7所示，第一電極2和第二電極6具有與介電材料10的頂部齊平或共界面(co-terminus)的頂表面。這可以通過嚴(yán)格控制沉積エ藝來完成。可供選擇地，可以形成導(dǎo)電材料從而覆蓋介電材料10的頂表面，然后通過CMP (或者回蝕刻)エ藝使導(dǎo)電材料平坦化，并使其與介電材料10齊平，從而形成電極2和電極6。如前所述，可以實(shí)施諸如形成與電極2，6的接觸件的其他エ藝步驟以將MOM電容器I電連接至其它電路元件，以將多個(gè)第一電極2，或第二電極6等連接在一起。 圖8a是第二示例性實(shí)施例MOM電容器的透視圖，圖8b是第二個(gè)示例性實(shí)施例MOM電容器的剖視圖。第二實(shí)施例也可以使用了 SOI襯底，但是使用塊狀襯底12是特別有利的，如圖8a和8b所示。使用圖2a至6b中的相似エ藝制造第二實(shí)施例，雖然是使用塊狀襯底12而不是使用SOI襯底。然而，在這個(gè)階段，第二實(shí)施例的制造エ藝與第一實(shí)施例的制造エ藝出現(xiàn)差別。在第二實(shí)施例中，凹槽23 (圖6a和6b所示)部分地而不是完全地被襯墊介電層24填充。這是通過在介電材料10內(nèi)的凹槽的底部和側(cè)壁上形成襯墊介電層24來完成的。通過這樣的方式，隨后形成的電極與塊狀襯底12電隔離，從而避免產(chǎn)生穿過襯底的意外電流路徑。在示出的實(shí)施例中，凹槽23的寬度約為5至30nm，對(duì)應(yīng)于鰭片結(jié)構(gòu)4，8的厚度。襯墊介電材料24可包括氧化硅，或包括金屬氧化物的高-K電介質(zhì)。用于高K電介質(zhì)的金屬氧化物例子包括 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy,Ho, Er，Tm, Yb，Lu的氧化物及其混合物。例如，在凹槽的側(cè)壁和底部上可形成厚度為約5nm至約15nm的襯墊介電材料24?？梢酝ㄟ^例如用于氧化硅的熱氧化，或CVD或用于高-K電介質(zhì)的類似エ藝在凹槽23內(nèi)形成襯墊介電材料24。因?yàn)橐r墊介質(zhì)材料24僅僅部分填充凹槽23，在襯墊介質(zhì)材料24形成后，保留凹槽25，圖Sb作了最好的說明。這些凹槽薄薄地填充導(dǎo)電材料，如圖9a(透視圖)和9b(剖視圖)所示，從而形成第一電極2和第二電極6。形成電極2和6的示出材料及エ藝在上面關(guān)于圖7a和7b作了討論，為了簡(jiǎn)潔和清晰，此處將不作重復(fù)說明。圖9a和9b示出的實(shí)施例的優(yōu)點(diǎn)特征是引入額外的介電材料，即，襯墊電介質(zhì)材料24，通過精心設(shè)計(jì)襯墊電介質(zhì)材料24的材料和厚度，使我們能夠更好地改進(jìn)最終MOM結(jié)構(gòu)的電容值。其他優(yōu)點(diǎn)特征包括使用相同的エ藝步驟形成電容器和晶體管的能力。如圖1Oa和IOb示出的另ー個(gè)實(shí)施例。這個(gè)實(shí)施例與圖8a/8b和9a/9b所示的實(shí)施例類似，除了在這個(gè)實(shí)施例中，完全去除鰭片4和鰭片8，使凹槽23延伸至襯底12的表面。在凹槽23的側(cè)壁和底部形成襯墊電介質(zhì)，反過來，在留下的凹槽25里面填充導(dǎo)電材料從而形成電極2和電極6，如圖1Ob所示。通過去除鰭片4，8，電極2，6形成的電容板更深，從而提供増加的電容值。
權(quán)利要求
1.一種集成電路，包括: 電容器，所述電容器包括: 襯底； 電容器介電層，位于所述襯底的主表面上，所述電容器介電層中具有第一凹槽和第二凹槽； 第一半導(dǎo)體鰭片，延伸自所述襯底的主表面，位于所述第一凹槽內(nèi)； 第一電容器電極，位于所述第一凹槽內(nèi)和所述第一半導(dǎo)體鰭片的頂上； 第二半導(dǎo)體鰭片，延伸自所述襯底的所述主表面并位于所述第二凹槽內(nèi)；以及 第二電容器電極，位于所述第二凹槽內(nèi)和所述第二半導(dǎo)體鰭片的頂上。
2.根據(jù)權(quán)利要求1所述的集成電路還包括: 第三凹槽，位于所述電容器介電層中； 第三半導(dǎo)體鰭片，延伸自所述襯底的所述主表面并位于所述第三凹槽內(nèi)； 第三電容器電極，位于所述第三凹槽內(nèi)和第三半導(dǎo)體鰭片的頂上； 其中所述第一電容器電極和所述第三電容器電極互相電連接。
3.根據(jù)權(quán)利要求1所述的集成電路還包括: 襯墊介電材料，加襯在所述第一凹槽或所述第二凹槽至少之一的側(cè)壁和底部上。
4.根據(jù)權(quán)利要求1所述的集成電路,其中所述襯底包括絕緣體上硅襯底。
5.一種形成集成電路的方法，包括: 在襯底上形成其中具有第一半導(dǎo)體鰭片和第二半導(dǎo)體鰭片的介電層； 去除所述第一半導(dǎo)體鰭片的頂部以形成位于所述介電層中的第一凹槽，去除所述第二半導(dǎo)體鰭片的頂部以形成位于所述介電層中的第二凹槽；以及 在所述第一凹槽中在所述第一半導(dǎo)體鰭片上形成第一電極，在所述第二凹槽中在所述第二半導(dǎo)體鰭片上形成第二電極。
6.根據(jù)權(quán)利要求5所述的方法，其中在襯底上形成其中具有第一半導(dǎo)體鰭片和第二半導(dǎo)體鰭片的介電層的步驟包括: 在所述襯底上形成半導(dǎo)體層； 圖案化所述半導(dǎo)體層以形成所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片； 在所述襯底和所述第一半導(dǎo)體鰭片以及第ニ半導(dǎo)體鰭片上均厚沉積所述介電層；以及 平坦化所述介電層以與所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片的相應(yīng)頂表面齊平。
7.根據(jù)權(quán)利要求5所述的方法，其中在襯底上形成其中具有第一半導(dǎo)體鰭片和第二半導(dǎo)體鰭片的介電層的步驟包括: 在所述襯底上形成介電層； 圖案化所述介電層以在其中形成第一孔和第二孔；以及 在所述第一孔中外延生長(zhǎng)所述第一半導(dǎo)體鰭片和在所述第二孔中外延生長(zhǎng)所述第二半導(dǎo)體鰭片。
8.一種形成集成電路的方法，包括: 形成MOM電容器，所述MOM電容器具有形成在第一半導(dǎo)體鰭片頂部的第一電極，形成在第二半導(dǎo)體鰭片頂端的第二電極，以及位于所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片中間的電容器電介質(zhì)；以及 形成f inFET器件，所述f inFET器件具有形成在第三半導(dǎo)體鰭片中的源極和漏極區(qū)域，其中所述第三半導(dǎo)體鰭片與所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片同時(shí)形成。
9.根據(jù)權(quán)利要求8所述的方法，還包括: 對(duì)電容器電介質(zhì)執(zhí)行化學(xué)機(jī)械拋光(CMP)步驟。
10.根據(jù)權(quán)利要求8所述的方法， 還包括:回蝕刻所述第一半導(dǎo)體鰭片的頂面和所述第ニ半導(dǎo)體鰭片的頂面以在電容器電介質(zhì)上形成相應(yīng)的第一凹槽和第二凹槽。
全文摘要
一種集成電路，可以包括與諸如finFET的其他器件同時(shí)形成的MOM電容器。形成在基板上的介電層中具有第一半導(dǎo)體鰭片和第二半導(dǎo)體鰭片。去除鰭片的相應(yīng)頂部以在介電層中形成相應(yīng)的凹槽。第一電極和第二電極以及中間的介電層形成MOM電容器。本發(fā)明提供具有MOM電容器的集成電路及其制造方法。
文檔編號(hào)H01L27/02GK103094275SQ20121004160
公開日2013年5月8日 申請(qǐng)日期2012年2月21日 優(yōu)先權(quán)日2011年11月4日
發(fā)明者劉繼文, 王昭雄 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司