專利名稱：鰭式場效應晶體管及其制造方法
技術領域：
本發(fā)明涉及集成電路制造，更具體而言，涉及鰭式場效應晶體管。
背景技術：
隨著半導體產(chǎn)業(yè)在追求更大的器件密度、更卓越的性能以及更低的成本方面已發(fā)展到了納米技術工藝節(jié)點，制造和設計問題中的挑戰(zhàn)已引起了三維設計諸如鰭式場效應晶體管(FinFET)的發(fā)展。典型的FinFET是用例如蝕刻至襯底的硅層內(nèi)的從襯底延伸的垂直薄“鰭片”(或鰭片結構)制造的。在這種垂直鰭片中形成FinFET的溝道。在鰭片的三個面的上方(例如包圍)提供柵極。在溝道的兩側上具有柵極容許溝槽從兩側進行柵極控制。此外，可以使用應用了選擇性生長的硅鍺(SiGe)的FinFET的凹進的源極/漏極(S/D)部分中的應變材料來增強載流子遷移率。然而,在互補金屬氧化物半導體(CMOS)制造中應用這種部件和工藝仍存在挑戰(zhàn)。例如，由于對FinFET制造而言由多個完全相同的鰭片形成FinFET是可行的，所以使用FinFET難以實現(xiàn)靈活的電路設計。因此，需要一種改進的FinFET結構以及制造該FinFET的方法。

發(fā)明內(nèi)容
本發(fā)明提供了一種鰭式場效應晶體管(FinFET)，所述FinFET包括:襯底，所述襯底具有頂面；第一鰭片和第二鰭片，所述第一鰭片和第二鰭片在所述襯底頂面上方延伸，其中，所述第一鰭片具有頂面和側壁，以及所述第二鰭片具有頂面和側壁；絕緣層，所述絕緣層位于所述第一鰭片和所述第二鰭片之間，所述絕緣層從所述襯底頂面沿著所述鰭片的一部分向上延伸；第一柵極電介質和第二柵極電介質，所述第一柵極電介質覆蓋所述第一鰭片的所述頂面和側壁，所述第一柵極電介質具有第一厚度^，所述第二柵極電介質覆蓋所述第二鰭片的所述頂面和側壁，所述第二柵極電介質具有小于所述第一厚度的第二厚度t2;以及導電柵極帶，所述導電柵極帶跨過所述第一柵極電介質和所述第二柵極電介質兩者。在所述的FinFET中，所述第一鰭片延伸在所述絕緣層上方的部分薄于所述第二鰭延伸在所述絕緣層上方的部分。在所述的FinFET中，所述第一鰭片延伸在所述絕緣層上方的部分的寬度與所述第二鰭片延伸在所述絕緣層上方的部分的寬度的比值為O至0.95。在所述的FinFET中，所述第一鰭片的所述頂面低于所述第二鰭片的所述頂面。在所述的FinFET中，所述第一鰭片在所述絕緣層上方的高度與所述第二鰭片在所述絕緣層上方的高度的比值為O至0.95。在所述的FinFET中，所述絕緣層的頂面低于所述第一鰭片的所述頂面。在所述的FinFET中，所述第一厚度與所述第二厚度的比值為1.05至2。
在所述的FinFET中，所述導電柵極帶包含N-功函金屬，其中，所述晶體管是n型FinFET。在所述的FinFET中，所述N-功函金屬包括選自由T1、Ag、Al、TiAl、TiAlN, TaC,TaCN, TaSiN, Mn以及Zr組成的組中的金屬。在所述的FinFET中，在導通所述第二鰭片但不導通所述第一鰭片時操作所述FinFET0在所述的FinFET中，所述導電柵極帶包含P-功函金屬，其中，所述晶體管是P型FinFET0在所述的FinFET中，所述P-功函金屬包括選自由TiN、WN、TaN以及Ru組成的組中的金屬。另一方面，本發(fā)明還提供了一種鰭式場效應晶體管(FinFET)，所述FinFET包括:襯底，所述襯底具有頂面；第一鰭片和第二鰭片，所述第一鰭片和所述第二鰭片在所述襯底頂面上方延伸，其中，所述第一鰭片具有頂面，以及所述第二鰭片具有頂面和側壁；絕緣層，所述絕緣層位于所述第一鰭片和所述第二鰭片之間，所述絕緣層從所述襯底頂面沿著所述鰭片的一部分向上延伸，其中，所述絕緣層的頂面與所述第一鰭片的所述頂面基本上共平面；第一柵極電介質和第二柵極電介質，所述第一柵極電介質覆蓋所述第一鰭片的所述頂面，所述第一柵極電介質具有第一厚度，所述第二柵極電介質覆蓋所述第二鰭片的所述頂面和側壁，所述第二柵極電介質具有小于所述第一厚度的第二厚度；以及導電柵極帶，所述導電柵極帶跨過所述第一柵極電介質和所述第二柵極電介質兩者。在所述的FinFET中，所述第一鰭片的所述頂面低于所述第二鰭片的所述頂面。又一方面，本發(fā)明還提供了一種制造鰭式場效應晶體管(FinFET)的方法，所述方法包括:提供襯底，所述襯底具有在襯底頂面上方延伸的第一鰭片和第二鰭片，其中，所述第一鰭片具有頂面和側壁，以及所述第二鰭片具有頂面和側壁；在所述第一鰭片和所述第二鰭片之間形成絕緣層，所述絕緣層從所述襯底頂面沿著所述鰭片的一部分向上延伸；在所述第一鰭片和所述第二鰭片上方形成感光層；圖案化所述感光層以暴露出位于所述絕緣層上方的部分所述第一鰭片，但仍覆蓋所述第二鰭片；采用等離子體摻雜工藝形成具有第一厚度且覆蓋所述第一鰭片的所述頂面和側壁的第一柵極電介質；去除所述感光層；形成覆蓋所述第二鰭片的所述頂面和側壁且具有小于所述第一厚度的第二厚度的第二柵極電介質；以及形成跨過所述第一柵極電介質和所述第二柵極電介質兩者的導電柵極帶。在所述的方法中，所述等離子體摻雜工藝包括含氧等離子體摻雜工藝。在所述的方法中，在約260至2500W的源功率下實施等離子體摻雜工藝。在所述的方法中，在約ImTorr至50mTorr的壓力下實施等離子體摻雜工藝。所述的方法進一步包括:在所述等離子體摻雜工藝之后對所述第一柵極電介質進行退火。所述的方法進一步包括:在形成所述第二柵極電介質之后，同時對所述第一柵極電介質和所述第二柵極電介質進行退火。


當結合附圖進行閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明。應該強調的是，根據(jù)工業(yè)中的標準實踐，對各種部件沒有按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。圖1是根據(jù)本發(fā)明的各個實施例制造FinFET的方法的流程圖；以及圖2至圖1OB是根據(jù)本發(fā)明的各個實施例在各個制造階段的FinFET的示意性剖面圖。
具體實施例方式可以理解，為了實施本發(fā)明的不同部件，以下公開內(nèi)容提供了許多不同的實施例或實例。在下面描述元件和布置的特定實例以簡化本發(fā)明。當然，這些僅僅是實例并不打算用于限制。例如，在以下描述中，第一部件在第二部件上方或在第二部件上的形成可以包括其中第一部件和第二部件以直接接觸形成的實施例，也可以包括其中可以在第一部件和第二部件之間形成其他部件，使得第一部件和第二部件可以不直接接觸的實施例。另外，本發(fā)明可以在各個實例中重復參考符號和/或字符。參考圖1，示出了根據(jù)本發(fā)明的各個實施例制造鰭式場效應晶體管(FinFET)的方法100的流程圖。方法100開始于步驟102，在步驟102中提供了襯底，該襯底具有在襯底頂面上方延伸的第一鰭片和第二鰭片，其中，每個鰭片均具有頂面和側壁。方法100繼續(xù)到步驟104，在步驟104中在第一鰭片和第二鰭片之間形成絕緣層，該絕緣層從襯底頂面沿著鰭片的一部分向上延伸。方法100繼續(xù)到步驟106，在步驟106中，在第一鰭片和第二鰭片的三個表面上方(即，包圍)形成感光層。方法100繼續(xù)到步驟108，在步驟108中對感光層進行圖案化，從而暴露出位于絕緣層上方的部分第一鰭片，同時保持覆蓋第二鰭片。方法100繼續(xù)到步驟110，在步驟110中采用等離子體摻雜工藝形成覆蓋第一鰭片的頂面和側壁(即，包圍)的具有第一厚度的第一柵極電介質。方法100繼續(xù)到步驟112，在步驟112中去除感光層。方法100繼續(xù)到步驟114，在步驟114中形成覆蓋第二鰭片的頂面和側壁(即，包圍)的第二柵極電介質，該第二柵極電介質具有小于第一厚度的第二厚度。方法100繼續(xù)到步驟116，在步驟116中形成跨過第一柵極電介質和第二柵極電介質兩者的導電柵極帶。下面的論述示出了根據(jù)圖1的方法的實施例。圖2至圖1OB是根據(jù)本發(fā)明的各個實施例在各個制造階段的FinFET200的示意性剖面圖。如本發(fā)明中所應用的，F(xiàn)inFET 200是指任何基于鰭片的多柵極晶體管。FinFET200可以包括在微處理器、存儲單元和/或其他集成電路(IC)中。可以注意到，圖1的方法不能制造出完整的FinFET 200。可以采用互補金屬氧化物半導體(CMOS)技術加工制造出完整的FinFET200。因此，可以理解，可以在圖1的方法100之前、期間以及之后提供額外的工藝，并且在此對一些其他工藝僅進行簡要描述。而且，為了更好地理解本發(fā)明，對圖1至圖1OB進行了簡化。例如，盡管附圖示出的是FinFET200，但是可以理解，IC可以包括許多其他器件，包括電阻器、電容器、電感器、熔絲和/或本領域中已知的其他器件。參考圖2，提供了襯底202。在一個實施例中，襯底202包括晶體硅襯底(例如，晶圓)。根據(jù)設計需要(例如，P型襯底或η型襯底)，襯底202可以包括各種摻雜區(qū)域。在一些實施例中，摻雜區(qū)域可以摻雜有P型或η型摻雜劑。例如，摻雜區(qū)域可以摻雜有P型摻雜劑(諸如，硼或BF2) ;11型摻雜劑(諸如，磷或砷)；和/或其組合。摻雜區(qū)域可以被配置用于η型FinFET或可選地被配置用于P型FinFET。襯底202可以可選地包括一些其他適當?shù)脑匕雽w(諸如，金剛石或鍺)；適當?shù)幕衔锇雽w(諸如，砷化鎵、碳化硅、砷化銦、或磷化銦)；或適當?shù)暮辖鸢雽w(諸如，碳化娃鍺、磷化鎵砷或磷化鎵銦)。另外，襯底202可以包括外延層(ep1-layer),可以是應變的用于增強性能，和/或可以包括絕緣體上硅(SOI)結構。在蝕刻至襯底202內(nèi)之后，形成了在襯底頂面上方延伸的鰭片，其中，每個鰭片均具有頂面和側壁。在一些實施例中，在半導體襯底202上形成焊盤層204a和掩模層204b。焊盤層204a可以是例如采用熱氧化工藝形成的包含氧化硅的薄膜。焊盤層204a可以充當半導體襯底202和掩模層204b之間的粘合層。焊盤層204a還可以充當用于蝕刻掩模層204b的蝕刻停止層。在一些實施例中，掩模層204b由氮化硅例如采用低壓化學汽相沉積(LPCVD)或等離子體增強化學汽相沉積(PECVD)形成。掩模層204b可以用作后續(xù)光刻工藝期間的硬掩模。在掩模層204b上形成感光層206，然后對其進行圖案化，從而在感光層206中形成開口 208。參考圖3，通過開口 208蝕刻掩模層204b和焊盤層204a，從而暴露出下面的半導體襯底202。然后，對暴露出的半導體襯底202進行蝕刻以形成具有襯底頂面202s的溝槽210。半導體襯底202位于溝槽210之間的部分形成了多個完全相同的半導體鰭片。在一些實施例中，多個完全相同的半導體鰭片包括第一鰭片212_1以及第二鰭片212_2。在可選的實施例中，多個完全相同的半導體鰭片包括第一鰭片212_1、第二鰭片212_2以及第三鰭片212_3。溝槽210可以是彼此平行的并且在位置上彼此緊挨著的帶(在俯視圖中)。例如,溝槽210之間的間隔S可以小于約30nm。在一些實施例中，溝槽210之間的間隔S可以在約30nm和約15nm之間。在其他實施例中，溝槽210之間的間隔S可以在約15nm和約2nm之間。然后，去除感光層206。接著，可以實施清洗來去除半導體襯底202的自然氧化物?？梢允褂孟浞?DHF)酸來實施清洗。溝槽210的深度D可以在約2100A和約2500A之間，而溝槽210的寬度W在約300A和約1500A之間。在一些實施例中，溝槽210的縱橫比(D/W)大于約7.0。在其他實施例中，縱橫比可以大于約8.0，然而縱橫比也可以低于約7.0或在7.0和8.0之間。然而，本領域的技術人員將意識到，整個說明書中所敘述的尺寸和值僅僅是實例，并且可以對其進行改變以適應不同級別的集成電路。在鰭片之間可以形成絕緣層，該絕緣層從襯底頂面202s沿著鰭片的一部分向上延伸，從而使鰭片彼此隔離。在一些實施例中，任選地在溝槽210中形成襯墊氧化物(未示出)。在一些實施例中，襯墊氧化物可以是厚度在約20A至約500A之間的熱氧化物。在其他實施例中，可以采用原位水汽生成(ISSG)等形成襯墊氧化物。圍繞著溝槽210的角落形成襯墊氧化物，這減小了電場并且由此改善了所得到的集成電路(IC)的性能。在一些實施例中，然后，用介電材料216填充溝槽210。圖4示出了在沉積介電材料216之后所得到的結構。介電材料216可以包括氧化硅，然而也可以使用其他介電材料，諸如，氮化硅、氮氧化硅、氟化物摻雜的硅酸鹽玻璃(FSG)或低k介電材料。在一些實施例中，可以采用高密度等離子體(HDP)CVD工藝，使用硅烷(SiH4)和氧氣(O2)作為反應前體來形成介電材料216。在其他實施例中，可以采用次常壓CVD(SACVD)工藝或高縱橫比工藝(HARP)來形成介電材料216，其中，工藝氣體可以包括正硅酸四乙酯(TEOS)和臭氧(O3)。在又一些實施例中，可以采用旋涂電介質(SOD)工藝形成介電材料216，諸如，氫倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)。
在一些實施例中，然后實施化學機械拋光(CMP)，接著去除掩模層204b和焊盤層204a，產(chǎn)生圖5中所示的結構。溝槽210中剩余部分的介電材料216在下文中被稱為絕緣層217。掩模層204b如果是由氮化硅形成的，則可以采用濕式工藝使用-H3PO4來去除，同時，焊盤層204a如果由氧化硅形成，則可以使用稀HF酸來去除。在可選的實施例中，可以在凹進絕緣層217之后去除掩模層204b和焊盤層204a，該凹進步驟在圖6中示出。如圖6中所示，通過蝕刻步驟凹進絕緣層217，得到凹槽214，從而形成多個半導體鰭片(表示為212_1、212_2和212_3)的多個上部(表示為222_1、222_2和222_3)。在一些實施例中，剩下的絕緣層217可以包括用于隔離第一鰭片212_1和第二鰭片212_2的第一絕緣層217_1以及用于隔離第一鰭片212_1和第三鰭片212_3的第二絕緣層217_2。在一些實施例中，可以采用濕式蝕刻工藝(例如，通過將FinFET 200浸潰在氫氟酸(HF)中)來實施蝕刻步驟。在其他實施例中，可以采用干式蝕刻工藝來實施蝕刻步驟，例如，可以使用CHF3或BF3作為蝕刻氣體來實施干式蝕刻工藝。在一些實施例中，剩下的絕緣層217包括平坦頂面217t。在其他實施例中，剩下的絕緣層217包括彎曲頂面(未示出)。另外，在剩下的絕緣層217的平坦頂面217t上方伸出的多個半導體鰭片的多個上部被用于形成FinFET 200的溝道區(qū)域。換言之，第一鰭片212_1和第二鰭片212_2之間的剩下的絕緣層217_1從襯底頂面202s沿著鰭片212_1、212_2的一部分向上延伸。第一鰭片212_1和第三鰭片212_3之間的剩下的絕緣層217_2從襯底頂面202s沿著鰭片212_1、212_3的一部分向上延伸。在一些實施例中，多個半導體鰭片的多個上部中的每個均包括頂面(表示為222t_l、222t_2和222t_3)以及側壁(表示為222s_l、222s_2和222s_3)。半導體鰭片的上部的高度H可以在15nm和約50nm之間，然而該高度也可以更大或更小。在一些實施例中，到目前為止的工藝步驟已經(jīng)提供了具有在襯底頂面202s上方延伸的第一鰭片212_1和第二鰭片212_2的襯底202，其中，鰭片212_1、212_2中的每個均具有頂面222t_l、222t_2以及側壁222s_l、222s_2，其中，第一鰭片212_1和第二鰭片212_2之間的絕緣層217從襯底頂面202s沿著鰭片212_1、212_2的一部分向上延伸。然后，形成導電柵極帶用于覆蓋多個鰭片212_1、212_2的頂面222t_l、222t_2和側壁222s_l、222s_2，從而在鰭片212_1、212_2之間建立起電連接以形成FinFET。應該注意到，對FinFET制造而言，由多個完全相同的鰭片形成FinFET是可行的，但如果FinFET所包括的鰭片多于其所需量，那么這可能會提供過量的導通電流(on-current)，從而在使用FinFET時降低了電路設計的靈活性。因此，下面參考圖7至圖1OB論述的加工可以在選定的鰭片上形成較薄的柵極電介質，從而啟動FinFET的所選鰭片的溝道區(qū)域，但也可以在未選定的鰭片上形成較厚的柵極電介質，從而禁用FinFET的未選鰭片的溝槽區(qū)域。該加工有助于避免與FinFET的過量導通電流相關的問題，從而提高了 FinFET電路設計的靈活性。參考圖7，通過適當?shù)墓に?諸如，旋涂)在第一鰭片212_1和第二鰭片212_2上方形成感光層218。在一些實施例中，對感光層218進行圖案化，從而暴露出位于絕緣層217上方的部分第一鰭片212_1，但仍覆蓋第二鰭片212_2。圖8A示出了在形成覆蓋第一鰭片212_1的頂面222t_lx和側壁222s_lx的第一柵極電介質224a之后的圖7的FinFET 200。采用等離子體摻雜工藝220實施形成第一柵極電介質224a的步驟，由此避免對感光層218造成損傷。圖SB示出了在形成覆蓋第一鰭片212_1的頂面222t_ly的第一柵極電介質224b之后的圖7的FinFET 200。采用等離子體摻雜工藝220實施形成第一柵極電介質224b的步驟，由此避免對感光層218造成損傷。在一些實施例中，等離子體摻雜工藝220包括含氧等離子體摻雜工藝。例如，在功率為約260至2500W，偏壓為約-200V至-20kV以及壓力為約1至50mTorr的條件下，使用02、03或!120作為摻雜氣體來實施等離子體摻雜工藝220的步驟。然后，去除感光層218。應該注意到，可以對等離子體摻雜工藝220中所用的偏壓進行調整，以容許更好地控制第一柵極電介質224a或224b的厚度，從而實現(xiàn)用于氧化第一鰭片212_1所期望的輪廓。例如，等離子體摻雜工藝直接使用流入反應室中進行反應的等離子體離子，由此在鰭片的暴露的表面上形成反應邊界層，并且該邊界層可以根據(jù)摻雜劑濃度的變化而發(fā)生改變。相反地，脈沖等離子體摻雜的概念是采用通過加電壓/不加電壓控制的間歇電壓法使用進入到反應室中的氣流，從而從氣體中分離出正離子。然后，正離子朝向鰭片表面運動，由此使得邊界層是均勻的并且處在穩(wěn)定狀態(tài)下。因此，可以控制驅動力使其保持不變。在一些實施例中，在等離子體摻雜工藝220之后對第一柵極電介質224a或224b進行退火。在可選的實施例中，在形成第二柵極電介質234 (在圖9A和圖9B中示出)之后對第一柵極電介質224a或224b進行退火。換言之，在形成第二柵極電介質234之后可以同時對第一柵極電介質224a或224b和第二柵極電介質234進行退火。如果等離子體摻雜使得氧氣過于接近第一鰭片212_1的表面，那么第一鰭片212_1的上部的外部由于與等離子體離子反應而被部分地消耗掉，從而形成第一柵極電介質224a，而第二鰭片212_2的上部受到感光層218(在圖8A中示出)的保護。因此，第一柵極電介質224a覆蓋第一鰭片212_1的剩下的上部222_lx的頂面222t_lx和側壁222s_lx。在一些實施例中，第一鰭片212_1的頂面222t_lx低于第二鰭片212_2的頂面222t_2。在其他實施例中，絕緣層217的頂面217t低于第一鰭片212_1的頂面222t_lx。在又一些實施例中，在絕緣層217上方延伸的第一鰭片212_1的上部222_lx薄于在絕緣層217上方延伸的第二鰭片212_2的上部。如果等離子體摻雜使得氧氣過于接近第一鰭片212_1的中心，那么位于絕緣層217的頂面217t上方的第一鰭片212_1的材料可能由于與等離子體離子反應而被完全消耗掉，從而形成第一柵極電介質224b (在圖SB中示出)。換言之，絕緣層217的頂面217t與第一鰭片212_1的頂面222t_ly基本上共平面。在一些實施例中，第一鰭片212_1的頂面222t_ly低于第二鰭片212_2的頂面222t_2。由于操作FinFET不接通第一鰭片212_1 (未選鰭片)，所以絕緣層217的頂面下方的第一鰭片212_1的其他材料消耗是允許的。在一些實施例中，第一鰭片212_1延伸在絕緣層217上方的部分的寬度W1與第二鰭片212_2延伸在絕緣層217上方的部分的寬度W2的比值是O至0.95。在一些實施例中，第一鰭片212_1在絕緣層217上方的高度Ii1與第二鰭片212_2在絕緣層217上方的高度h2的比值是O至0.95。參考圖9A和圖9B，在第一柵極電介質224a或224b的形成工藝以及去除感光層218之后，形成第二柵極電介質234，該第二柵極電介質234覆蓋第二鰭片212_2的頂面222t_2和側壁222s_2以及第一柵極電介質224a或224b。在一些實施例中，第二柵極電介質234包括氧化硅、氮化硅、氮氧化硅或高k電介質。高k電介質包括金屬氧化物。用于高k 電介質的金屬氧化物的實例包括 L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及其混合物的氧化物?？梢圆捎眠m當?shù)墓に?諸如,原子層沉積(ALD)、化學汽相沉積(CVD)、物理汽相沉積(PVD)、熱氧化、UV-臭氧氧化或其組合來形成第二柵極電介質234。第二柵極電介質234可以進一步包括用于減少第二柵極電介質234和第二鰭片212_2之間的損傷的界面層(未示出)。界面層包含氧化硅。在一些實施例中，第二柵極電介質234是具有處于約IOA至約30A范圍內(nèi)的第二厚度t2的高k介電層。在結構上，將第一柵極電介質224a或224b與第二柵極電介質234覆蓋第一柵極電介質224a或224b的部分組合起來并且在下文中被稱為組合柵極電介質225。因此，組合柵極電介質225的第一厚度A是第一柵極電介質224a或224b的厚度tx與第二柵極電介質234的第二厚度t2的和。換言之，覆蓋第一鰭片212_1的頂面222t_lx或222t_ly的組合柵極電介質225具有第一厚度L，而覆蓋第二鰭片212_2的頂面222t_2和側壁222s_2的第二柵極電介質234具有小于第一厚度A的第二厚度t2。在一些實施例中，第一厚度h與第二厚度t2的比值是1.05至2。參考圖1OA和圖10B，在第二柵極電介質234形成工藝之后，隨后形成導電柵極帶226，該導電柵極帶226跨過第一柵極電介質224a或224b以及第二柵極電介質234兩者。在一些實施例中，導電柵極帶226覆蓋一個以上的半導體鰭片212_1、212_2，以使得到的FinFET 200包括一個以上的鰭片。在一些實施例中，導電柵極帶226包括單層或多層結構。在一些實施例中，導電柵極帶226包含多晶硅。另外，可以采用均勻摻雜或非均勻摻雜用多晶硅摻雜導電柵極帶226?？蛇x地，導電柵極帶226包括N-功函金屬，其中，晶體管是η 型 FinFET，其中，N-功函金屬包括選自由 T1、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn 以及Zr組成的組中的金屬?？蛇x地，導電柵極帶226包含P-功函金屬，其中，晶體管是P型FinFET，其中，P-功函金屬包括選自由TiN、WN、TaN以及Ru組成的組中的金屬。在一些實施例中，導電柵極帶226具有處于約30nm至約60nm范圍內(nèi)的厚度?？梢圆捎眠m當?shù)墓に?諸如，ALD、CVD、PVD、電鍍或其組合)形成導電柵極帶226。在一些實施例中，鰭式場效應晶體管(FinFET) 200包括:具有頂面202s的襯底202 ;在襯底頂面202s上方延伸的第一鰭片212_1和第二鰭片212_2，其中，鰭片212_1、212_2中的每個均具有頂面和側面；位于第一鰭片212_1和第二鰭片212_2之間的絕緣層217，該絕緣層217從襯底頂面202s沿著鰭片212_1、212_2的一部分向上延伸；組合柵極電介質225和第二柵極電介質234,該組合柵極電介質225覆蓋第一鰭片212_1的頂面222t_lx和側壁222s_lx，具有第一厚度A，該第二柵極電介質234覆蓋第二鰭片212_2的頂面222t_2和側壁222s_2，具有小于第一厚度h的第二厚度t2 ；以及導電柵極帶226，該導電柵極帶226跨過第一柵極電介質224a或224b以及第二柵極電介質234兩者。因此，申請人的制造FinFET 200的方法可以制造出在導通具有較薄柵極電介質的所選鰭片(第二鰭片)但不導通具有較厚柵極電介質的未選鰭片(第一鰭片)的時候進行工作的FinFET，從而提高了電路設計的靈活性?？梢岳斫猓現(xiàn)inFET 200可以經(jīng)過其他CMOS工藝來形成各種部件，諸如，源極/漏極、接觸件/通孔、互連金屬層、介電層、鈍化層以及本領域中已知的其他部件。根據(jù)一些實施例，鰭式場效應晶體管(FinFET)包括:具有頂面的襯底；在襯底頂面上方延伸的第一鰭片和第二鰭片，其中，每個鰭片均具有頂面和側壁；位于第一鰭片和第二鰭片之間的絕緣層，該絕緣層從襯底頂面沿著鰭片的一部分向上延伸；覆蓋第一鰭片的頂面和側壁且具有第一厚度的第一柵極電介質和覆蓋第二鰭片的頂面和側壁且具有小于第一厚度的第二厚度的第二柵極電介質；以及跨過第一柵極電介質和第二柵極電介質兩者的導電柵極帶。根據(jù)其他實施例，鰭式場效應晶體管(FinFET)包括:具有頂面的襯底；在襯底頂面上方延伸的第一鰭片和第二鰭片，其中，第一鰭片具有頂面，以及第二鰭片具有頂面和側壁；位于第一鰭片和第二鰭片之間的絕緣層，該絕緣層從襯底頂面沿著鰭片的一部分向上延伸，其中，該絕緣層的頂面與第一鰭片的頂面基本上共平面；覆蓋第一鰭片的頂面且具有第一厚度的第一柵極電介質和覆蓋第二鰭片的頂面和側壁且具有小于第一厚度的第二厚度的第二柵極電介質；以及跨過第一柵極電介質和第二柵極電介質兩者的導電柵極帶。根據(jù)又一些實施例，一種制造鰭式場效應晶體管(FinFET)的方法包括:提供襯底，該襯底具有在襯底頂面上方延伸的第一鰭片和第二鰭片，其中，每個鰭片均具有頂面和側壁；在第一鰭片和第二鰭片之間形成絕緣層，該絕緣層從襯底頂面沿著鰭片的一部分向上延伸；在第一鰭片和第二鰭片上方形成感光層；圖案化該感光層以暴露出位于絕緣層上方的部分第一鰭片，但仍覆蓋第二鰭片；采用等離子體摻雜工藝形成具有第一厚度且覆蓋第一鰭片的頂面和側壁的第一柵極電介質；去除感光層；形成覆蓋第二鰭片的頂面和側壁且具有小于第一厚度的第二厚度的第二柵極電介質；以及形成跨過第一柵極電介質和第二柵極電介質兩者的導電柵極帶。盡管已經(jīng)通過實例并且根據(jù)實施例對本發(fā)明進行了描述，但可以理解，本發(fā)明并不局限于所公開的實施例。相反，本發(fā)明旨在涵蓋各種改進和類似的布置(對本領域技術人員來說是顯而易見的)。因此，所附權利要求的范圍應該與最廣泛的解釋一致，以涵蓋所有這些改進和類似的布置。
權利要求
1.一種鰭式場效應晶體管(FinFET)，包括: 襯底，具有頂面； 第一鰭片和第二鰭片，在所述襯底頂面上方延伸，其中，所述第一鰭片具有頂面和側壁，以及所述第二鰭片具有頂面和側壁； 絕緣層，位于所述第一鰭片和所述第二鰭片之間，所述絕緣層從所述襯底頂面沿著所述鰭片的一部分向上延伸； 第一柵極電介質和第二柵極電介質，所述第一柵極電介質覆蓋所述第一鰭片的所述頂面和側壁，所述第一柵極電介質具有第一厚度A，所述第二柵極電介質覆蓋所述第二鰭片的所述頂面和側壁，所述第二柵極電介質具有小于所述第一厚度的第二厚度t2 ;以及導電柵極帶，跨過所述第一柵極電介質和所述第二柵極電介質兩者。
2.根據(jù)權利要求1所述的FinFET，其中，所述第一鰭片延伸在所述絕緣層上方的部分的寬度與所述第二鰭片延伸在所述絕緣層上方的部分的寬度的比值為O至0.95。
3.根據(jù)權利要求1所述的FinFET，其中，所述第一鰭片在所述絕緣層上方的高度與所述第二鰭片在所述絕緣層上方的高度的比值為O至0.95。
4.根據(jù)權利要求1所述的FinFET，其中，所述第一厚度與所述第二厚度的比值為1.05至2。
5.根據(jù)權利要求1所述的FinFET，其中，所述導電柵極帶包含N-功函金屬，其中，所述晶體管是η型FinFET。
6.根據(jù)權利要求1所述的FinFET，其中，所述導電柵極帶包含P-功函金屬，其中，所述晶體管是P型FinFET。
7.—種鰭式場效應晶體管(FinFET)，包括: 襯底，具有頂面； 第一鰭片和第二鰭片，在所述襯底頂面上方延伸，其中，所述第一鰭片具有頂面，以及所述第二鰭片具有頂面和側壁； 絕緣層，位于所述第一鰭片和所述第二鰭片之間，所述絕緣層從所述襯底頂面沿著所述鰭片的一部分向上延伸，其中，所述絕緣層的頂面與所述第一鰭片的所述頂面基本上共平面； 第一柵極電介質和第二柵極電介質，所述第一柵極電介質覆蓋所述第一鰭片的所述頂面，所述第一柵極電介質具有第一厚度，所述第二柵極電介質覆蓋所述第二鰭片的所述頂面和側壁，所述第二柵極電介質具有小于所述第一厚度的第二厚度；以及導電柵極帶，跨過所述第一柵極電介質和所述第二柵極電介質兩者。
8.—種制造鰭式場效應晶體管(FinFET)的方法，包括: 提供襯底，所述襯底具有在襯底頂面上方延伸的第一鰭片和第二鰭片，其中，所述第一鰭片具有頂面和側壁，以及所述第二鰭片具有頂面和側壁； 在所述第一鰭片和所述第二鰭片之間形成絕緣層，所述絕緣層從所述襯底頂面沿著所述鰭片的一部分向上延伸； 在所述第一鰭片和所述第二鰭片上方形成感光層； 圖案化所述感光層以暴露出位于所述絕緣層上方的部分所述第一鰭片，但仍覆蓋所述第二鰭片；采用等離子體摻雜工藝形成具有第一厚度且覆蓋所述第一鰭片的所述頂面和側壁的第一柵極電介質； 去除所述感光層； 形成覆蓋所述第二鰭片的所述頂面和側壁且具有小于所述第一厚度的第二厚度的第二柵極電介質；以及 形成跨過所述第一柵極電介質和所述第二柵極電介質兩者的導電柵極帶。
9.根據(jù)權利要求8所述的方法，進一步包括: 在所述等離子體摻雜工藝之后對所述第一柵極電介質進行退火。
10.根據(jù)權利要求8所述的方法，進一步包括: 在形成所述第二柵極電介質之后，同時對所述第一柵極電介質和所述第二柵極電介質進行退火。
全文摘要
本發(fā)明涉及鰭式場效應晶體管(FinFET)。FinFET的一個示例性結構包括具有頂面的襯底；在襯底頂面上方延伸的第一鰭片和第二鰭片，其中，每個鰭片均具有頂面和側壁；位于第一鰭片和第二鰭片之間的絕緣層，該絕緣層從襯底頂面沿著鰭片的一部分向上延伸；覆蓋第一鰭片的頂面和側壁且具有第一厚度的第一柵極電介質和覆蓋第二鰭片的頂面和側壁且具有小于第一厚度的第二厚度的第二柵極電介質；以及跨過第一柵極電介質和第二柵極電介質兩者的導電柵極帶。本發(fā)明提供了鰭式場效應晶體管及其制造方法。
文檔編號H01L21/336GK103107196SQ201210041249
公開日2013年5月15日 申請日期2012年2月21日 優(yōu)先權日2011年11月10日
發(fā)明者萬幸仁, 葉凌彥, 施啟元, 林以唐, 張智勝 申請人:臺灣積體電路制造股份有限公司