專利名稱：集成電路的形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路，特別涉及一種集成電路的形成方法。
背景技術(shù)：
集成電路形成于晶片上。通常每一個晶片包括多個芯片，其中上述晶片通常為彼 此相同。為了降低制造成本，晶片尺寸會變得愈來愈大?，F(xiàn)在晶片的制造尺寸為12英寸。 因為較大的晶片尺寸，可同時制造更多的芯片。為保證集成電路的品質(zhì)，會想要使位于不同芯片上但是在個別芯片的相同對應(yīng)位 置的元件彼此相同且具有完全相同的性能。然而，晶片中的每一個元件全具有自有的局部 環(huán)境，且上述環(huán)境會不同于其他相應(yīng)元件的環(huán)境。舉例來說，接近晶片邊緣的元件與接近晶 片中心的元件具有不同的環(huán)境。不同的環(huán)境會造成元件性能的局部不匹配。另外，甚至在相同芯片中的同類型元件也會想要有相同的性能，以使集成電路的 性能更可以預(yù)測。然而，局部不匹配仍會影響這些元件的一致性。因此，在此技術(shù)領(lǐng)域中， 需要一種集成電路的形成方法，以克服現(xiàn)有技術(shù)的缺點。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中存在的上述問題，本發(fā)明的一實施例提供一種集成電路的形 成方法，上述集成電路的形成方法包括提供一半導(dǎo)體晶片，以及形成一金屬氧化物半導(dǎo)體 元件。形成上述金屬氧化物半導(dǎo)體元件的步驟包括于上述半導(dǎo)體晶片上形成一柵極堆疊 結(jié)構(gòu)；于上述半導(dǎo)體晶片的溫度低于o°c時進(jìn)行一低溫注入工藝，以形成一注入?yún)^(qū)，其相鄰 于上述半導(dǎo)體晶片上的上述柵極堆疊結(jié)構(gòu)，其中上述進(jìn)行一低溫注入工藝的步驟擇自下列 所組成的族群注入上述半導(dǎo)體基板，以形成一非晶化注入?yún)^(qū)；注入上述半導(dǎo)體基板，以形 成一輕摻雜源/漏極區(qū)；注入上述半導(dǎo)體基板，以形成一環(huán)狀/ 口袋區(qū)；注入上述半導(dǎo)體基 板，以形成一重?fù)诫s源/漏極區(qū)以及上述組合。本發(fā)明的其他實施例揭示如后。本發(fā)明實施例的數(shù)個優(yōu)點包括可降低集成電路元件的注入?yún)^(qū)中摻質(zhì)的任意變動， 降低漏電，且增加注入?yún)^(qū)中摻質(zhì)的活化程度。


圖1至圖3為依據(jù)本發(fā)明實施例的形成一金屬氧化物半導(dǎo)體元件的工藝剖面圖。圖4至圖5為本發(fā)明實施例的用以進(jìn)行低溫注入工藝的注入機臺。圖6至圖8為本發(fā)明實施例的進(jìn)行低溫注入工藝的實驗結(jié)果。主要附圖標(biāo)記說明10 晶片;12 柵極堆疊結(jié)構(gòu)；14 柵極電介質(zhì)；
3
16 -、柵極；
18 -、半導(dǎo)體基板；
19 -、非晶化前注入工藝
20 -、非晶化注入?yún)^(qū)；
22 -、輕摻雜源/漏極區(qū)
25 -、環(huán)狀/口袋區(qū)；
24、26、34 注入工藝；
30 -、柵極間隙壁；
32 -、源/漏極區(qū)；
40 -、注入機臺；
42 -、腔體；
44電夾盤；
46 -、冷卻墊；
48 -、內(nèi)部導(dǎo)管；
50 -、冷卻劑流動方向。
具體實施例方式以下以各實施例詳細(xì)說明并伴隨著

的范例，做為本發(fā)明的參考依據(jù)。且 在附圖中，實施例的形狀或是厚度可擴大，并以簡化或是方便標(biāo)示。再者，附圖中各元件的 部分將分別描述說明，值得注意的是，圖中未示出或描述的元件，為所屬技術(shù)領(lǐng)域普通技術(shù) 人員所知的形式，另外，特定的實施例僅為揭示本發(fā)明使用的特定方式，其并非用以限定本 發(fā)明。圖1至圖3為依據(jù)本發(fā)明實施例的形成一金屬氧化物半導(dǎo)體元件(以下簡稱MOS 元件)的工藝剖面圖。請參考圖1，提供一晶片10。晶片10可包括多個芯片，上述芯片具 有電路形成于其上。每一個芯片上的電路可與其他芯片上的電路完全相同。晶片10可還包 括半導(dǎo)體基板18，可由例如硅、硅鍺、砷化鎵或類似的材料的常用的半導(dǎo)體材料形成上述半 導(dǎo)體基板18。包括柵極電介質(zhì)14和柵極16的柵極堆疊結(jié)構(gòu)12形成于半導(dǎo)體基板18上。在一實施例中，可進(jìn)行如箭頭19所示的一非晶化前注入工藝(pre-amorphized implantation (PAI)，以下簡稱PAI工藝)，以非晶化部分半導(dǎo)體基板18，且因此形成非晶化 注入?yún)^(qū)20。在一實施例中，可借由將硅、鍺及/或碳注入半導(dǎo)體基板18中的方式進(jìn)行上述 PAI工藝。在其他實施例中，也可注入例如氖、氬、氪、氙及/或氡的惰性氣體。上述PAI工藝 具有兩個功能。第一，上述PAI工藝可于半導(dǎo)體基板18的晶格結(jié)構(gòu)中形成空位(vacancy)， 以使后續(xù)注入的P型或η型摻質(zhì)可占據(jù)上述空位。因此可改善活化速率。第二，在非晶化 的半導(dǎo)體基板18中，原子成不規(guī)則排列，且因此后續(xù)注入的ρ型或η型摻質(zhì)無法穿隧通過 周期排列的原子之間的空隙而到達(dá)大于理想值的深度。然后，如圖2所示，形成輕摻雜源/漏極(以下簡稱LDD)區(qū)22，又為現(xiàn)有的源/漏 極延伸(SDE)區(qū)22。在一實施例中，最終形成的MOS元件理想導(dǎo)電類型為η型。因此，可注 入例如磷、砷、銻或上述結(jié)合的η型摻質(zhì)。相反地，如果最終形成的MOS元件理想導(dǎo)電類型 為P型，可注入例如硼、銦或上述結(jié)合的P型摻質(zhì)。形成輕摻雜源/漏極(LDD)區(qū)22的注入工藝?yán)眉^24顯示，上述注入工藝可為垂直注入。另外，也可利用如箭頭26所示的注入工藝形成環(huán)狀/ 口袋(halo/pocket)區(qū)25。 環(huán)狀/ 口袋(halo/pocket)區(qū)25具有與LDD區(qū)22相反的導(dǎo)電類型。可以一斜角度進(jìn)行注 入工藝26，以使環(huán)狀/ 口袋區(qū)25可延伸至柵極堆疊結(jié)構(gòu)12下方。圖3顯示柵極間隙壁30和源/漏極區(qū)32的形成方式，上述源/漏極區(qū)32有時也 可視為重?fù)诫s源/漏極區(qū)32。舉例來說，源/漏極區(qū)32可于形成柵極間隙壁30之后借由 如箭頭34所示的另一注入工藝形成。再者，如果想要形成η型MOS元件，那么可注入例如 磷、砷、銻或上述結(jié)合的η型摻質(zhì)。相反地，如果想要形成ρ型MOS元件，那么可注入例如硼、 銦或上述結(jié)合的P型摻質(zhì)。在一實施例中，可使用任意組合的低溫注入工藝進(jìn)行如圖1至圖3所示的一或多 個注入工藝19、24、26和34。在其他實施例中，可使用任意組合的低溫注入機臺進(jìn)行如圖1 至圖3所示的所有的注入工藝19、24、26和34。在一低溫注入機臺中，在進(jìn)行相應(yīng)注入工藝 之前，首先冷卻晶片10使其溫度低于0°C。晶片10的溫度也可低于-30°C、-60°C、-90°C， 甚至接近液態(tài)氮的溫度-196°C。在注入工藝期間，保持晶片10處于低溫。另外，可于20°C 至25°C的室溫下進(jìn)行一部分但非全部的注入工藝19、24、26和34，且上述室溫注入工藝可 與上述低溫注入工藝結(jié)合以形成MOS元件。舉例來說，一部分的注入工藝19、24、26和34 可為低溫注入工藝，同時注入工藝19、24、26和34的剩余工藝可為室溫工藝。圖4為本發(fā)明實施例的用以進(jìn)行低溫注入工藝的注入機臺40。注入機臺40可包 括腔體42，其可為真空狀態(tài)。晶片10置于腔體42中。冷卻墊46設(shè)置接近于晶片10。冷 卻墊46能夠被冷卻至想要的低溫，例如低于_30°C、-60°C、-90°C，甚至接近_196°C。在一 實施例中，每一個冷卻墊46可具有一內(nèi)部導(dǎo)管48。當(dāng)例如氮的液態(tài)或氣態(tài)冷卻劑流經(jīng)內(nèi)部 導(dǎo)管48時，冷卻墊46會被冷卻。箭頭50顯示冷卻劑流動方向。內(nèi)部導(dǎo)管48可連接至儲 存液態(tài)氮或液態(tài)氦的杜瓦瓶(Dewar bottle，真空瓶)(圖未顯示)。請再參考圖4，在開始進(jìn)行注入工藝19、24、26和34的其中之一之前，冷卻墊46可 夾在晶片10的邊緣及/或底面上。因為硅為良好的熱導(dǎo)體，晶片10也可經(jīng)由與冷卻墊46 接觸而被冷卻至想要的低溫。然后，可進(jìn)行低溫注入工藝。在一實施例中，可于移動冷卻墊 46使其遠(yuǎn)離晶片10之后進(jìn)行低溫注入工藝。在其他實施例中，當(dāng)冷卻墊46仍接觸晶片10 時可進(jìn)行低溫注入工藝。在一實施例中，可將氮(流動方向如箭頭50所示)導(dǎo)入內(nèi)部導(dǎo)管 48中至冷卻墊46。氮的狀態(tài)基于晶片10想要的溫度而定，可為液態(tài)、氣態(tài)或液態(tài)和氣態(tài)的 混合態(tài)。在一實施例中，進(jìn)行低溫注入工藝的晶片10的理想溫度為-60°C。因此，可使用從 液態(tài)氮揮發(fā)而成的氣態(tài)氮，且液態(tài)氮的流量可介于5SCCm至30SCCm之間。圖5顯示本發(fā)明一其他實施例。在本實施例中，可使用電夾盤(E-chuck)44來代 替冷卻墊46，其中晶片10被固定于電夾盤44上，而電夾盤44可做為冷卻媒介。在本實施 例中，內(nèi)部導(dǎo)管48可形成于電夾盤44中，且用以傳導(dǎo)例如液態(tài)/氣態(tài)氮或、液態(tài)/氣態(tài)氦 或類似物質(zhì)的液態(tài)/氣態(tài)冷卻劑(流動方向如箭頭50所示)。因為晶片10被固定于電夾 盤44上，所以電夾盤44可冷卻晶片10至想要的溫度。在本實施例中，在低溫注入工藝期 間，可持續(xù)冷卻晶片10。本發(fā)明實施例可具有數(shù)個優(yōu)點。因為進(jìn)行低溫注入工藝，可降低集成電路元件的 注入?yún)^(qū)中摻質(zhì)的任意變動?？梢允刮挥诰煌糠种械淖⑷?yún)^(qū)的深度更平均，且可以使注入?yún)^(qū)和非注入?yún)^(qū)之間的介面變得更平滑。低溫注入工藝會導(dǎo)致點缺陷(point defect) 多于群聚缺陷(cluster defect)。結(jié)果在注入?yún)^(qū)的活化程度中，可有更多的離子被活化，而 使片電阻較低。另外，可以降低漏電。實驗結(jié)果顯示，當(dāng)使用低溫注入工藝而非使用室溫注 入工藝時，各MOS元件的漏電密度可從0. 0029ηΑ/ μ m降至0. 0016ηΑ/ μ m。圖6至圖8為一些實驗結(jié)果。請參考圖6，晶片內(nèi)的起始電壓(Vtgm)局部不匹配 平均值(average local mismatch) (Y軸δ Vtgm的標(biāo)準(zhǔn)差σ )顯示為MOS元件尺寸的函 數(shù)，其中L為MOS元件的溝道長度而W為MOS元件的溝道寬度。圖6中的方塊點為進(jìn)行室 溫注入工藝形成的試樣得到的實驗結(jié)果，同時其他形狀的點為進(jìn)行低溫注入工藝形成的試 樣得到的實驗結(jié)果?？梢粤私獾氖牵谠黾覺軸值的時候(因此會縮小MOS元件的尺寸)， 會使全部試樣的起始電壓局部不匹配平均值增加。然而，如果附圖中利用不同形狀的點表 示的所有結(jié)果使用適合線(fit line)匹配時，在增加X軸值的時候，利用低溫注入工藝形 成的試樣的適合線上升的程度會慢于利用室溫注入工藝形成的試樣(方塊點)，表示MOS元 件的尺寸縮小時，利用低溫注入工藝形成的元件的起始電壓局部不匹配增加的程度會慢于 利用室溫注入工藝形成的元件。另外，當(dāng)X軸值等于15. 000的基準(zhǔn)點時，上述低溫注入工 藝的起始電壓局部不匹配程度會小于室溫注入工藝。圖7顯示晶片內(nèi)的飽和電流(Idsat)局部不匹配平均值(average local mismatch) (Y軸δ Idsat的標(biāo)準(zhǔn)差σ )顯示為MOS元件尺寸的函數(shù)。圖7顯示類似的結(jié)果， 當(dāng)MOS元件的尺寸縮小時，利用低溫注入工藝形成的元件的飽和電流局部不匹配的程度緩 慢增加，最后會小于利用室溫注入工藝形成的元件。當(dāng)X軸值等于15. 000的基準(zhǔn)點時，上 述低溫注入工藝的飽和電流局部不匹配程度會小于室溫注入工藝。圖6和圖7顯示PMOS元件得到的實驗結(jié)果。圖8顯示NMOS元件得到的實驗結(jié)果。 請注意在圖8中，具有Y軸最大值的鉆石形狀的點為利用室溫注入工藝形成的試樣得到的 實驗結(jié)果，同時其他形狀的點為利用低溫注入工藝形成的試樣得到的實驗結(jié)果?？梢粤私?的是，PMOS元件和NMOS元件具有相同的趨勢，利用低溫注入工藝形成的元件的局部不匹配 程度會小于利用室溫注入工藝形成元件。還可以了解的是，當(dāng)X軸值等于15. 000的基準(zhǔn)點 時，上述低溫注入工藝的飽和電流局部不匹配程度(8% )會小于室溫注入工藝(12% )，其 改善程度大于4%。雖然本發(fā)明已以實施例揭示如上，然而其并非用以限定本發(fā)明，任何本領(lǐng)域普通 技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許改變與潤飾，因此本發(fā)明的保護(hù)范 圍應(yīng)當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路的形成方法，包括下列步驟 提供一半導(dǎo)體晶片；以及利用一低溫注入工藝注入該半導(dǎo)體基板，以形成一注入?yún)^(qū)。
2.如權(quán)利要求1所述的集成電路的形成方法，其中該低溫注入工藝包括冷卻該半導(dǎo)體 晶片至-30°C。
3.如權(quán)利要求1所述的集成電路的形成方法，其中該低溫注入工藝包括冷卻該半導(dǎo)體 晶片至-60°C。
4.如權(quán)利要求1所述的集成電路的形成方法，在注入該半導(dǎo)體基板的步驟之前還包括冷卻一冷卻墊；以及 將該冷卻墊接觸該半導(dǎo)體晶片。
5.如權(quán)利要求1所述的集成電路的形成方法，在注入該半導(dǎo)體基板的步驟之前還包括冷卻一電夾盤，其中該半導(dǎo)體晶片被固定于該電夾盤上。
6.如權(quán)利要求1所述的集成電路的形成方法，其中該注入?yún)^(qū)為一非晶化注入?yún)^(qū)，其相 鄰于一金屬氧化物半導(dǎo)體元件的一柵極，且其中該集成電路的形成方法在注入該半導(dǎo)體基 板，以形成該非晶化注入?yún)^(qū)的步驟之后還包括進(jìn)行一額外注入步驟，以形成一源/漏極區(qū)。
7.如權(quán)利要求1所述的集成電路的形成方法，其中該注入?yún)^(qū)為一金屬氧化物半導(dǎo)體元 件的一輕摻雜源/漏極區(qū)，其中該注入?yún)^(qū)為一金屬氧化物半導(dǎo)體元件的一環(huán)狀/ 口袋區(qū)，且 其中該注入?yún)^(qū)為一金屬氧化物半導(dǎo)體元件的一重?fù)诫s源/漏極區(qū)。
8.一種集成電路的形成方法，包括下列步驟 提供一半導(dǎo)體晶片；以及形成一金屬氧化物半導(dǎo)體元件，包括下列步驟 于該半導(dǎo)體晶片上形成一柵極堆疊結(jié)構(gòu)；于該半導(dǎo)體晶片的溫度低于0°C時進(jìn)行一低溫注入工藝，以形成一注入?yún)^(qū)，其相鄰于該 半導(dǎo)體晶片上的該柵極堆疊結(jié)構(gòu)，其中該進(jìn)行一低溫注入工藝的步驟擇自下列所組成的族 群注入該半導(dǎo)體基板，以形成一非晶化注入?yún)^(qū)； 注入該半導(dǎo)體基板，以形成一輕摻雜源/漏極區(qū)； 注入該半導(dǎo)體基板，以形成一環(huán)狀/ 口袋區(qū)；以及 注入該半導(dǎo)體基板，以形成一重?fù)诫s源/漏極區(qū)。
9.如權(quán)利要求8所述的集成電路的形成方法，在進(jìn)行該低溫注入工藝的步驟之前還包括導(dǎo)入一含氮冷卻劑，以冷卻一冷卻墊；以及將該冷卻墊接觸該半導(dǎo)體晶片的一邊緣或該半導(dǎo)體晶片的一背側(cè)。
10.如權(quán)利要求8所述的集成電路的形成方法，在進(jìn)行該低溫注入工藝的步驟期間還 包括導(dǎo)入一含氮冷卻劑，以冷卻一電夾盤，其中該半導(dǎo)體晶片被固定于該電夾盤上。
全文摘要
本發(fā)明提供一種集成電路的形成方法。上述集成電路的形成方法包括提供一半導(dǎo)體晶片，以及形成一金屬氧化物半導(dǎo)體元件。形成金屬氧化物半導(dǎo)體元件的步驟包括于半導(dǎo)體晶片上形成一柵極堆疊結(jié)構(gòu)；于半導(dǎo)體晶片的溫度低于0℃時進(jìn)行一低溫注入工藝，以形成一注入?yún)^(qū)，其相鄰于半導(dǎo)體晶片上的柵極堆疊結(jié)構(gòu)，其中進(jìn)行一低溫注入工藝的步驟擇自下列所組成的族群注入半導(dǎo)體基板，以形成一非晶化注入?yún)^(qū)；注入半導(dǎo)體基板，以形成一輕摻雜源/漏極區(qū)；注入半導(dǎo)體基板，以形成一環(huán)狀/口袋區(qū)；注入半導(dǎo)體基板，以形成一重?fù)诫s源/漏極區(qū)以及上述組合。本發(fā)明可降低集成電路元件的注入?yún)^(qū)中摻質(zhì)的任意變動，降低漏電，且增加注入?yún)^(qū)中摻質(zhì)的活化程度。
文檔編號H01L21/265GK101996872SQ201010246669
公開日2011年3月30日 申請日期2010年8月4日 優(yōu)先權(quán)日2009年8月14日
發(fā)明者聶俊峰, 蔡俊雄, 邱遠(yuǎn)鴻, 陶宏遠(yuǎn) 申請人:臺灣積體電路制造股份有限公司