專利名稱：Soc芯片器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，尤其是一種SOC芯片器件。
背景技術(shù)：
SDRAM (synchronous dynamic random access memory)同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器 在現(xiàn)代電子設(shè)計(jì)中被廣泛應(yīng)用。其最大特點(diǎn)是高容量，高速度，被用作數(shù)據(jù)存儲(chǔ)空間或者程 序存儲(chǔ)空間。其通常運(yùn)行速度通常在幾十兆，甚至百兆頻率上。如此高速信號(hào)，極容易產(chǎn)生 高頻輻射信號(hào)。同時(shí)加上SDRAM信號(hào)線繁多，隨之輻射源也增多，對(duì)板級(jí)EMI (電磁兼容性) 提出了很高的要求。在手持終端方案設(shè)計(jì)中，SDRAM和FLASH等高速器件的輻射向來(lái)都是 一個(gè)棘手的問(wèn)題。在現(xiàn)有技術(shù)中，為了避免輻射所帶來(lái)的干擾，SDRAM芯片器件和SOC芯片 都是單獨(dú)進(jìn)行封裝，然后分開(kāi)設(shè)置在PCB板上，通過(guò)增加兩個(gè)芯片之間的距離來(lái)減小干擾。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種SOC芯片器件，能夠大大的減小SDRAM芯 片和射頻模塊的相互干擾，提高整個(gè)鏈路的信號(hào)信噪比，并且能夠提高器件的集成度。為解決上述技術(shù)問(wèn)題，本發(fā)明SOC芯片器件的技術(shù)方案是，在所述SOC芯片器件封 裝內(nèi)，還包括SDRAM芯片，所述SDRAM芯片與所述SOC芯片通過(guò)金線相連接。作為本發(fā)明SOC芯片器件的進(jìn)一步改進(jìn)是，所述SDRAM芯片數(shù)據(jù)信號(hào)接口與封裝 的管腳之間還設(shè)置有上升下降時(shí)間控制電路，所述上升下降時(shí)間控制電路中包括開(kāi)關(guān)電 路，所述開(kāi)關(guān)電路從電源端到接地端依次包括第一電阻、第一開(kāi)關(guān)、第一 PMOS管、第二開(kāi)關(guān) 和第二電阻，所述第一開(kāi)關(guān)連接到第一 PMOS管的源極，所述第二開(kāi)關(guān)連接到第一 PMOS管 的柵極和漏極，所述第一 PMOS管的柵極連接所述封裝的管腳，所述第一 PMOS管的源極通過(guò) 一個(gè)電容接地，該第一 PMOS管的源極還連接第二 PMOS管的柵極，所述第二 PMOS管的漏極 和襯底端接地，第二 PMOS管的源極連接所述SDRAM芯片與封裝的管腳相對(duì)應(yīng)的數(shù)據(jù)信號(hào)接本發(fā)明非常有效的降低了 SDRAM信號(hào)線所產(chǎn)生的電磁輻射，降低其對(duì)無(wú)線前端的 干擾，提高了最后接收信號(hào)的信噪比，并且也提高了器件的集成度。


下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明圖1為本理想信號(hào)回流的示意圖；圖2為實(shí)際情況中的信號(hào)回流示意圖；圖3為信號(hào)回路的磁場(chǎng)耦合示意圖；圖4為本發(fā)明SOC芯片器件中上升下降時(shí)間控制電路的示意圖；圖5為本發(fā)明SOC芯片器件中芯片位置的示意圖。圖中附圖標(biāo)記為
具體實(shí)施例方式電磁干擾即EMI (Electromagnetic Interference)，指系統(tǒng)通過(guò)傳導(dǎo)或者輻射，發(fā)射電磁波并影響其他系統(tǒng)或本系統(tǒng)內(nèi)其他子系統(tǒng)的正常工作。對(duì)于EMI，可以按照電磁干 擾的途徑來(lái)分為輻射干擾、傳導(dǎo)干擾和感應(yīng)耦合干擾三種形式。輻射干擾就是指如果騷擾 源不是處在一個(gè)全封閉的金屬外殼內(nèi)，它就可以通過(guò)空間向外輻射電磁波，其輻射場(chǎng)強(qiáng)取 決于裝置的騷擾電流強(qiáng)度、裝置的等效阻抗，以及騷擾源的發(fā)射頻率。如果騷擾源的金屬外 殼帶有縫隙與孔洞，則輻射的強(qiáng)度與干擾信號(hào)的波長(zhǎng)有關(guān)。當(dāng)如果孔洞的大小和波長(zhǎng)可以 比擬時(shí)，則可形成干擾子輻射源向四周輻射，輻射場(chǎng)中金屬物還可以形成二次輻射；傳導(dǎo)干 擾，顧名思義，騷擾源主要是利用與其相連的導(dǎo)線向外部發(fā)射，也可以通過(guò)公共阻抗耦合， 或接地回路耦合，將干擾帶入其他電路，傳導(dǎo)干擾是電磁干擾的一種重要形式；感應(yīng)耦合干 擾的途徑是介于輻射途徑與傳導(dǎo)途徑之間的第三條途徑，當(dāng)騷擾源的頻率較低時(shí)，騷擾電 源的輻射能力有限。同時(shí)騷擾又不直接與其它導(dǎo)體連接，此時(shí)電磁騷擾能量則通過(guò)與其相 鄰的導(dǎo)體產(chǎn)生感應(yīng)耦合，將電磁能轉(zhuǎn)移到其他導(dǎo)體上去，在鄰近導(dǎo)體內(nèi)感應(yīng)出騷擾電流或 者電壓。感應(yīng)耦合可以通過(guò)導(dǎo)體間的電容耦合的形式出現(xiàn)，也可以由電感耦合的形式或電 容、電感混合出現(xiàn)。EMI的產(chǎn)生通常有兩種路徑，主要是電壓瞬變和信號(hào)回流兩種。對(duì)于高速數(shù)字期間，產(chǎn)生高頻交流信號(hào)時(shí)的電壓瞬變是產(chǎn)生電磁干擾的一個(gè)重要 原因。數(shù)字信號(hào)在開(kāi)關(guān)輸出時(shí)產(chǎn)生的頻譜不是單一的，而是融合了很多高次諧波分量，這些 諧波的振幅由器件的上升或者下降時(shí)間來(lái)決定，信號(hào)上升和下降越快，開(kāi)關(guān)頻率越高，則產(chǎn) 生的輻射能量越多。這個(gè)電磁能量的外泄就會(huì)造成電磁干擾問(wèn)題。另外一個(gè)產(chǎn)生電磁輻射的原因就是信號(hào)回流。理想情況下，回流如圖1所示，存在 于信號(hào)走線正下方的參考平面。但事實(shí)情況信號(hào)回流是多方面的參考平面，相鄰走線，介 質(zhì)都有可能成為回流途徑。在理想情況下由于信號(hào)和地回流之間的環(huán)路面積很小，所以產(chǎn) 生的EMI也很低。但如果相鄰參考平面上存在縫隙等非理想因素時(shí)，會(huì)導(dǎo)致回流面積增大， 低電感的耦合作用減弱，將會(huì)有更多的電磁能量輻射增加，如圖2所示。圖3是從磁力線的角度來(lái)分析影響EMI大小。從圖中可以看到信號(hào)和回流外部 區(qū)域，由于磁場(chǎng)的極性相反，可以相互抵消，而中部回流區(qū)磁場(chǎng)作用是相互增強(qiáng)的，因此它 是對(duì)外輻射的主要來(lái)源。從這圖中我們看到只要縮短信號(hào)和回流之間的距離，就可以很好 的抵消外圍的影響，同時(shí)也能大大抑制本回路對(duì)外部電路的影響。本發(fā)明公開(kāi)了一種SOC芯片器件，如圖5所示，在所述SOC芯片器件封裝內(nèi)，還包 括SDRAM芯片，所述SDRAM芯片與所述SOC芯片通過(guò)金線相連接。如圖4所示，所述SDRAM芯片數(shù)據(jù)信號(hào)接口與封裝的管腳之間還設(shè)置有上升下降 時(shí)間控制電路，所述上升下降時(shí)間控制電路中包括開(kāi)關(guān)電路，所述開(kāi)關(guān)電路從電源端到接 地端依次包括第一電阻、第一開(kāi)關(guān)、第一 PMOS管、第二開(kāi)關(guān)和第二電阻，所述第一開(kāi)關(guān)連接 到第一 PMOS管的源極，所述第二開(kāi)關(guān)連接到第一 PMOS管的柵極和漏極，所述第一 PMOS管 的柵極連接所述封裝的管腳，所述第一 PMOS管的源極通過(guò)一個(gè)電容接地，該第一 PMOS管的 源極還連接第二 PMOS管的柵極，所述第二 PMOS管的漏極和襯底端接地，第二 PMOS管的源 極連接所述SDRAM芯片與封裝的管腳相對(duì)應(yīng)的數(shù)據(jù)信號(hào)接口。
在圖4的實(shí)施例中，所述上升下降時(shí)間控制電路中包括多組并聯(lián)連接的開(kāi)關(guān)電路，各個(gè)開(kāi)關(guān)電路中第一 PMOS管的柵極都連接到所述封裝的管腳，最后一個(gè)開(kāi)關(guān)電路的第 一 PMOS管的源極連接所述電容。Irctrl是一組上升時(shí)間控制信號(hào)。當(dāng)其開(kāi)關(guān)閉合時(shí)，從電源至負(fù)載電容Ci之間的 電阻變小，充電電流變大，信號(hào)上升時(shí)間變短。通過(guò)Irctrl<X:0>總線控制信號(hào)的配置，其 中χ是開(kāi)關(guān)電路的數(shù)量，可以改變輸出信號(hào)的上升時(shí)間，閉合的開(kāi)關(guān)數(shù)量越多，信號(hào)的上升 時(shí)間就越短。如果上升時(shí)間變長(zhǎng)，則意味著輻射信號(hào)的頻率變小，其高次諧波的能量變小， 對(duì)高頻段的輻射也相應(yīng)減少。同理，Ifctrl是一組下降時(shí)間控制信號(hào)。當(dāng)其開(kāi)關(guān)閉合時(shí)，從負(fù)載電容Ci處的放 電電流變大，放電時(shí)間變短，信號(hào)下降時(shí)間變短。通過(guò)控制Ifctrl<X:0>總線信號(hào)，可以改 變輸出信號(hào)的下降時(shí)間，可以有效控制信號(hào)下降時(shí)引入的輻射信號(hào)。如圖5所示，所述SDRAM芯片被設(shè)置在SOC芯片上數(shù)字電路部分的區(qū)域。所述SOC芯片中，射頻模塊被設(shè)置在芯片的角落。所述SDRAM芯片與所述SOC芯片通過(guò)盡可能短的金線相連接。在圖5中，底部芯片是SOC芯片，上面是SDRAM芯片，中間連線是金線。在該實(shí)施 例中SOC芯片布局為考慮降低電磁輻射，做了相應(yīng)的設(shè)計(jì)射頻部分電路被安排在圖5中 A區(qū)，最容易受干擾的射頻輸入管腳放置在芯片左上角。B區(qū)是接收鏈路的其他模擬電路， 包括模擬濾波器，鎖相環(huán)，數(shù)模轉(zhuǎn)換器，模數(shù)轉(zhuǎn)換器等。數(shù)字部分電路被安排在C區(qū)，位于 SDRAM的正下方。同為數(shù)字電路，它們之間的干擾不會(huì)對(duì)電路功能產(chǎn)生影響。連接金線非常 短，通常只有1 2毫米，電流回路面積很小。對(duì)比傳統(tǒng)將SDRAM放置在PCB板上的設(shè)計(jì)， 其輻射的強(qiáng)度是板級(jí)的幾十分之一甚至更小。同時(shí)SDRAM的電源和地之間的回路也隨著這 種設(shè)計(jì)變得非常小，輻射可以被限制在很小的范圍內(nèi)。本發(fā)明為了減小SDRAM的信號(hào)線輻射干擾，從兩方面入手，第一減少信號(hào)線回流 的面積，第二減少信號(hào)線的上升時(shí)間和下降時(shí)間。從這兩個(gè)出發(fā)點(diǎn)考慮，本發(fā)明將SDRAM封 裝在S0C(SyStem On Chip，片上系統(tǒng))芯片內(nèi)。本發(fā)明將SDRAM芯片裸片固定疊裝在SOC 芯片之上，pad部分朝上，在SOC芯片內(nèi)部留出跟SDRAM連接的pad，然后用金連線將這兩顆 芯片連接在一起。由于SDRAM的pad和SOC的pad是用金線直連，金線一般長(zhǎng)度為1 2 毫米，也就是電流回路面積非常小，比板級(jí)PCB走線回路小很多，因此產(chǎn)生的EMI輻射也將 小很多，可以有效的降低對(duì)無(wú)線射頻前端電路的干擾。另外在SOC的跟SDRAM連接的pad 上，加入了輸出驅(qū)動(dòng)可控電路，可以有效控制pad的上升時(shí)間和下降時(shí)間，減少了信號(hào)變化 沿對(duì)外圍電路的輻射。SDRAM封裝在SOC內(nèi)使得這種時(shí)間沿的控制不會(huì)影響SDRAM的訪問(wèn) 速度，因?yàn)镾DRAM的信號(hào)延時(shí)因?yàn)镾DRAM封裝在SOC內(nèi)被相應(yīng)縮短。綜上所述，本發(fā)明非常有效的降低了 SDRAM信號(hào)線所產(chǎn)生的電磁輻射，降低其對(duì) 無(wú)線前端的干擾，提高了最后接收信號(hào)的信噪比，并且也提高了器件的集成度。
權(quán)利要求
一種SOC芯片器件，其特征在于，在所述SOC芯片器件封裝內(nèi)，還包括SDRAM芯片，所述SDRAM芯片與所述SOC芯片通過(guò)金線相連接。
2.根據(jù)權(quán)利要求1所述的S0C芯片器件，其特征在于，所述SDRAM芯片數(shù)據(jù)信號(hào)接口 與封裝的管腳之間還設(shè)置有上升下降時(shí)間控制電路，所述上升下降時(shí)間控制電路中包括開(kāi) 關(guān)電路，所述開(kāi)關(guān)電路從電源端到接地端依次包括第一電阻、第一開(kāi)關(guān)、第一 PM0S管、第二 開(kāi)關(guān)和第二電阻，所述第一開(kāi)關(guān)連接到第一 PM0S管的源極，所述第二開(kāi)關(guān)連接到第一 PM0S 管的柵極和漏極，所述第一 PM0S管的柵極連接所述封裝的管腳，所述第一 PM0S管的源極通 過(guò)一個(gè)電容接地，該第一 PM0S管的源極還連接第二 PM0S管的柵極，所述第二 PM0S管的漏 極和襯底端接地，第二 PM0S管的源極連接所述SDRAM芯片與封裝的管腳相對(duì)應(yīng)的數(shù)據(jù)信號(hào) 接口。
3.根據(jù)權(quán)利要求2所述的S0C芯片器件，其特征在于，所述上升下降時(shí)間控制電路中包 括多組并聯(lián)連接的開(kāi)關(guān)電路，各個(gè)開(kāi)關(guān)電路中第一 PM0S管的柵極都連接到所述封裝的管 腳，最后一個(gè)開(kāi)關(guān)電路的第一 PM0S管的源極連接所述電容。
4.根據(jù)權(quán)利要求1 3中任意一項(xiàng)所述的S0C芯片器件，其特征在于，所述SDRAM芯片 被設(shè)置在S0C芯片上數(shù)字電路部分的區(qū)域。
5.根據(jù)權(quán)利要求1 3中任意一項(xiàng)所述的S0C芯片器件，其特征在于，所述S0C芯片 中，還包括射頻模塊，所述射頻模塊被設(shè)置在芯片的角落。
6.根據(jù)權(quán)利要求1 3中任意一項(xiàng)所述的S0C芯片器件，其特征在于，所述SDRAM芯片 與所述S0C芯片通過(guò)盡可能短的金線相連接。
全文摘要
本發(fā)明公開(kāi)了一種SOC芯片器件，在所述SOC芯片器件封裝內(nèi)，還包括SDRAM芯片，所述SDRAM芯片與所述SOC芯片通過(guò)金線相連接。本發(fā)明非常有效的降低了SDRAM信號(hào)線所產(chǎn)生的電磁輻射，降低其對(duì)無(wú)線前端的干擾，提高了最后接收信號(hào)的信噪比，并且也提高了器件的集成度。
文檔編號(hào)H01L23/52GK101834177SQ20101017808
公開(kāi)日2010年9月15日 申請(qǐng)日期2010年5月20日 優(yōu)先權(quán)日2010年5月20日
發(fā)明者張亮, 羅升龍 申請(qǐng)人:銳迪科科技有限公司