專利名稱：制造功率半導體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種功率器件的制作方法，特別有關(guān)一種可改善不均勻電場分布的功率半導體器件的制作方法。
背景技術(shù)：
功率器件主要用于電源管理的部分，例如應用于切換式電源供應器、計算機中心或周邊電源管理IC、背光板電源供應器以及馬達控制等等用途，其種類包含有絕緣柵雙極性晶體管(insulated gate bipolar transistor, IGBT)、金屬氧化物半導體場效晶體管(metal-oxide-semiconductor thin film transistor, M0SFET)與雙載子接面晶體管 (bipolar junction transistor, BJT)等器件。為了得到較低的接通電阻值、降低器件尺寸，且能夠在耗費低功率的情況下進行電壓控制，溝槽式(trench)功率MOSFET的發(fā)展成為功率器件的一大趨勢。如圖1所示，一現(xiàn)有溝槽式MOSFET功率器件10包含一 η+型的半導體材質(zhì)的芯片基材12。芯片基材12上利用外延生長晶體的方式形成一 η_型的半導體層14，而半導體層14中則包含一第一溝槽 16、多個第二溝槽18、一 ρ型基體20、多個ρ+型區(qū)21及多個η+型的源極區(qū)22。第一溝槽 16與第二溝槽18內(nèi)均設置有一柵極氧化層32及多晶硅材料34，多晶硅材料34是作為溝槽式MOSFET功率器件10的柵極。一層間介電層M覆蓋于ρ型基體20、柵極及源極區(qū)22 上方。一柵極金屬層26設置于層間介電層M上，經(jīng)由接觸插塞(contact plug)觀與第一溝槽16內(nèi)的柵極電連接，一源極金屬層27設置于層間介電層M上，經(jīng)由多個接觸插塞30 與多個源極區(qū)22及ρ+型區(qū)21電連接。在芯片基材12的另一面上，則設置有漏極金屬層 36。隨著電子產(chǎn)品日益朝向輕、薄、短、小發(fā)展，集成電路器件設計的尺寸與節(jié)距亦不斷縮小，以符合高集成化和高密度的潮流。因此，現(xiàn)有溝槽式MOSFET功率器件10的布局設計，也朝向縮減溝槽寬度及其節(jié)距而努力。然而，因與柵極電連接的接觸插塞有一定的工藝極限，形成接觸插塞用的開口必須具有一定的寬度，以利填入鎢等材料以形成接觸插塞，所以需要使第一溝槽16具有一定的寬度，例如0. 8微米，以便使柵極具有足夠的頂表面積供形成接觸插塞。但多個第二溝槽18則不需接觸插塞的設置，因此溝槽寬度可較窄，例如0. 2 微米。于工藝上，第一溝槽16與第二溝槽18通常是藉由蝕刻工藝同時形成的，當溝槽寬度較寬時，由于負載作用(loading effect)使得蝕刻速率較快，所以形成的深度也比較深。在 ρ型基體20的深度均為一致的情形下，較深的柵極溝槽(gate trench)導致較強的電場，使得電場不均勻，并且較大的電場也使得擊穿電壓(breakdown voltage)降低。一種現(xiàn)有技術(shù)的解決方法是，犧牲這一帶p-n接合面及其附近的阻值，以將擊穿電壓提升至原預定值， 但會影響可靠度。另一種現(xiàn)有技術(shù)的解決方法是，在第一溝槽16的周圍形成一環(huán)狀的保護環(huán)(guard ring)摻雜區(qū)，例如圖2所示的現(xiàn)有溝槽式MOSFET功率器件11，其還具有一保護環(huán)摻雜區(qū)38。保護環(huán)摻雜區(qū)38摻雜有低濃度的p_型摻雜物，如此使得接合面高度降低，可降低阻值。但是現(xiàn)有形成保護環(huán)摻雜區(qū)的工藝尚需要使用一道掩模遮住保護環(huán)摻雜區(qū)以外的區(qū)域，導致工藝成本增加。如下述?，F(xiàn)有技術(shù)的功率半導體器件工藝會先在一半導體襯底上使用掩模定義主動區(qū)，然后會有如圖3的流程圖所示的若干使用到掩模的主要步驟。例如，進行步驟2，使用一掩模以于主動區(qū)的半導體襯底進行摻雜，而于預定位置形成保護環(huán)摻雜區(qū)；然后進行步驟3，使用一掩模以蝕刻襯底，形成柵極溝槽；后來進行步驟4，沉積多晶硅材料以填滿溝槽，并且回蝕刻(etching back)；然后進行步驟5，分別使用掩模進行η型及ρ型摻雜工藝，以制得所要的P基體、P+型區(qū)等摻雜區(qū)、及源極區(qū)；形成層間介電層后，進行步驟6，使用一掩模以于層間介電層中形成通孔(through hole)，填入鎢金屬，形成接觸插塞；然后進行步驟7， 使用一掩模以將形成于層間介電層上的金屬層圖案化，形成源極金屬層與柵極金屬層。一般，形成金屬層后，還可使用掩模形成一保護層。如此，于現(xiàn)有技術(shù)的標準工藝中，總共需要使用7道掩模。特別注意到步驟2中，在形成保護環(huán)摻雜區(qū)時必須使用到掩模，而增加工藝成本。因此，仍需要一種新穎的制造功率半導體器件的方法，以簡便及經(jīng)濟的方式解決如上述的電場不均勻的問題，并能維持高且穩(wěn)定的擊穿電壓。

發(fā)明內(nèi)容
本發(fā)明的一目的是提供一種制造功率半導體器件的方法，簡便及經(jīng)濟，可解決如上述的電場不均勻的問題，并維持高且穩(wěn)定的擊穿電壓。依據(jù)本發(fā)明的制造功率半導體器件的方法，包括下列步驟。首先，提供一襯底，襯底具有一原始表面與一背面。經(jīng)由一第一掩模對襯底進行蝕刻，以形成一第一溝槽及至少一第二溝槽，其中，第一溝槽的寬度大于第二溝槽的寬度。于襯底上全面形成一柵極絕緣層，使柵極絕緣層覆蓋襯底的原始表面，并覆蓋第一溝槽與第二溝槽的側(cè)壁及底面。其次， 進行一第一沉積工藝，以于柵極絕緣層上全面形成一第一柵極材料層，其中第一溝槽未被第一柵極材料層填滿。接著，進行一各向同性回蝕刻或各向異性回蝕刻工藝，以將位于第一溝槽內(nèi)及襯底原始表面上方的第一柵極材料層移除。然后，全面進行一傾角離子注入(tilt ion implantation)工藝，以于襯底的表層中形成一第一摻雜物層，襯底的表層包括襯底位于原始表面的表層及位于第一溝槽的側(cè)壁與底面位置的表層。然后，進行一第二沉積工藝， 以于襯底上全面形成一第二柵極材料層，其中第一柵極材料層與第二柵極材料層合而為一柵極材料層，柵極材料層填滿第一溝槽及第二溝槽，并且覆蓋襯底原始表面上的柵極絕緣層。進行一各向異性回蝕刻工藝，以部分移除柵極材料層，露出位于襯底原始表面上的柵極絕緣層。全面進行一第一離子注入工藝，以于襯底原始表面的表層中形成一第二摻雜物層。 進行一驅(qū)入(drive-in)工藝，以將第一摻雜物層及第二摻雜物層的摻雜物往襯底的更深層延伸分布，以于襯底中形成一基體及形成一圍繞第一溝槽底部并與基體相鄰的底部輕摻雜層(bottom lightly dopedlayer) 0本發(fā)明利用在二次的沉積及回蝕刻柵極材料層之間對較大寬度的柵極溝槽的側(cè)壁與底部的襯底注入摻雜物，而在制作基體時一并與基體的摻雜物一起進行驅(qū)入工藝，以于襯底中形成一圍繞較大寬度的柵極溝槽底部的底部輕摻雜層，可改善不均勻電場的問題，并完整保護柵極溝槽的底部，提升擊穿電壓，工藝中并不需要增加掩模的使用，顯得經(jīng)濟與便利。


圖1為一現(xiàn)有技術(shù)的溝槽式MOSFET功率器件剖視示意圖。
圖2為另一現(xiàn)有技術(shù)的溝fiI式MOSFET功率器件剖視示意圖。
圖3為現(xiàn)有技術(shù)的制造功率器件時使用到態(tài)■模的主要步驟流程圖。
圖4為依據(jù)本發(fā)明的方法制造功率器件時使用到掩模的主要步驟流程圖。
圖5至圖12為依據(jù)本發(fā)明的制作功率器件的方法的一具體實施例的示意
其中，附圖標記說明如下
2、3、4、5、步驟10、11、 溝_■式 MOSFET 功
6、7、101、100率器件
102,103
12,111芯片基材14,112半導體層
16,116第一溝槽18,118第二溝槽
20P型基體21,121P+型區(qū)
22,122源極區(qū)24,124層間介電層
26,126柵極金屬層27,127源極金屬層
28,30接觸插塞32柵極氧化層
34多晶硅材料36,136漏極金屬層
38保護環(huán)摻雜區(qū)113原始表面
114背面119光致抗蝕劑層
128柵極接觸插塞130源極接觸插塞
132柵極絕緣層134、134a、柵極材料層
134b、134c
140傾角離子注入工藝142第一摻雜物層
144離子注入工藝146第二摻雜物層
148基體150 底部輕摻雜層
具體實施例方式圖4為本發(fā)明使用到掩模的主要步驟的流程示意圖，可與圖3的現(xiàn)有技術(shù)的流程做比較。于定義主動區(qū)之后，本發(fā)明的方法不進行現(xiàn)有技術(shù)的使用掩模形成保護環(huán)摻雜區(qū)的步驟2，而是直接進行步驟3以形成柵極溝槽，然后進行柵極材料的填入。柵極材料的填入是藉由步驟101、102及103來完成。S卩，進行步驟101的第一次柵極材料沉積及回蝕刻； 然后進行步驟102的傾角離子注入，供后續(xù)形成底部輕摻雜層的步驟使用；再進行步驟103 的第二次柵極材料沉積及回蝕刻。在形成柵極溝槽的填入后，還可進行一基體(例如P基體(p base))的制作，其中可使步驟102的摻雜物與基體的摻雜物一起進行驅(qū)入工藝，同時達成底部輕摻雜層與基體的形成。然后，進行步驟5、6及7。若再使用掩模形成一保護層， 則總共需要使用6道掩模，較已知技術(shù)的7道掩模少用一道，而節(jié)省成本。本發(fā)明的制造方法可涵括例如IGBT、MOSFET與BJT等功率器件的制法，其中 MOSFET功率器件尚可包括PMOS型及NMOS型。當功率半導體器件中需要制造多個柵極溝槽，且溝槽具有不同寬度時，由于蝕刻工藝具有負載效應之故，使得較寬柵極溝槽在制得后的深度相對較深。本發(fā)明的制法可適用于制造這樣的功率半導體器件，形成一底部輕摻雜層圍繞在較寬柵極溝槽的較深底部周圍。下述以一制造功率NM0SFET器件的具體實施例詳細說明本發(fā)明。請參閱第5至12 圖所繪示的本發(fā)明一具體實施例制作功率半導體器件的方法示意圖，其中所制作的功率器件可包含溝槽式的功率M0SFET，而附圖中相同的器件或部位沿用相同的符號來表示。需注意的是附圖是以說明為目的，并未依照原尺寸作圖。如圖5所示，首先提供一襯底。襯底可為半導體襯底，例如硅基材。襯底也可進一步由一半導體芯片基材111及一形成于半導體芯片基材111上的半導體層112所構(gòu)成。 當功率器件是高功率時，較佳使半導體層112為一 η型輕摻雜(rO的半導體材質(zhì)的外延層 (epitaxial layer)，功率越高時，則因為需要更高的耐壓，因此可使外延層厚度更厚。半導體芯片基材111則可包括一 η型重摻雜(η+)區(qū)。襯底具有一原始表面113與一背面114， 于本例中，襯底具有半導體芯片基材111與半導體層112，因此原始表面113為半導體層 112的原始表面，而背面114為半導體芯片基材111的背面。然后，于半導體層112上形成一圖案化的光致抗蝕劑層119，具有對應于柵極溝槽位置的開口，使用光致抗蝕劑層119 做為掩模，經(jīng)由此掩模對半導體層112進行蝕刻，以形成一第一溝槽116及多個第二溝槽 118。其中，第一溝槽116位于柵極插塞接觸區(qū)域，第二溝槽118位于晶體管單元區(qū)域(cell region)，第一溝槽116的寬度大于各第二溝槽118的寬度，并且較深。然后，移除光致抗蝕劑層119。接著，請參閱圖6，于半導體層112上全面形成一柵極絕緣層132，覆蓋原始表面113、及第一溝槽116與第二溝槽118的側(cè)壁及底面。柵極絕緣層132可包括例如硅氧化物?？衫美鐭嵫趸に囆纬蓶艠O絕緣層132，厚度可為例如250至1000埃。然后進行一沉積工藝，以于柵極絕緣層132上全面形成一柵極材料層 134。由于第一溝槽116的寬度較第二溝槽118的寬度大，因此，當?shù)诙喜?18填滿柵極材料后，第一溝槽116尚未被填滿，并且，原始表面113上的柵極材料層厚度會與第一溝槽 116的側(cè)壁及底面上的柵極材料層厚度類似。利用此時點的特性，可便利的使用各向同性或各向異性的蝕刻工藝進行回蝕刻，將第一溝槽116的側(cè)壁及底面上的柵極材料層移除，由于原始表面113上的柵極材料層厚度與第一溝槽116的側(cè)壁及底面上的柵極材料層厚度類似，因此也被同時移除。部分移除柵極材料層后的情形如圖7所示，留下第二溝槽118內(nèi)的柵極材料層，其符號記做13如。各向同性的蝕刻工藝可為例如濕蝕刻(wet etching)，蝕刻液對柵極材料層與柵極絕緣層具有蝕刻選擇比。柵極材料可為導電材料，例如經(jīng)摻雜的多晶娃。然后，請參閱圖8，全面進行一傾角離子注入工藝140，以于半導體層112的表層中形成一第一摻雜物層142。半導體層112的表層包括半導體層112的位于原始表面113的表層及位于第一溝槽116的側(cè)壁與底面位置的表層。由于第一溝槽116內(nèi)的柵極材料層已先被移除，因此在進行傾角離子注入工藝140時，可以使摻雜物通過溝槽上的柵極絕緣層 132而注入于構(gòu)成第一溝槽116的側(cè)壁及底面的半導體層112的表層。并且由于此傾角離子注入工藝140是全面性的于襯底上方進行，因此，在柵極材料層也被移除的原始表面113 位置的半導體層112表層，也同樣被注入而形成第一摻雜物層142。而第二溝槽118的側(cè)壁及底面，因為溝槽內(nèi)尚有柵極材料層143a，形成阻擋，所以此處的襯底表層不會有摻雜物層的形成。第一摻雜物層142主要是用以在后續(xù)工藝中形成足以分攤電場及保護第一溝槽116底部的底部輕摻雜層。形成第一摻雜物層142時所使用的注入傾角可為例如10至 45度，使用例如1至8X IO12CnT2的劑量(dosage)，摻雜物可為例如硼離子，但不限于這些參數(shù)。這些工藝條件僅提供做為一個實施例，并不成為本發(fā)明范圍的限制，此等工藝條件可依據(jù)結(jié)構(gòu)或工藝所需而適當選擇。例如，注入傾角只要是可供于柵極溝槽側(cè)壁與底部注入摻雜物的話都可使用；注入的物種及劑量則可依所需電性而選擇。然后，請參閱圖9，進行一沉積工藝，以于襯底上全面再形成一柵極材料層，此柵極材料層與之前留在第二溝槽118的極材料層合并為一個柵極材料層，符號記為134b。這些由二次所形成的柵極材料層并不限為相同或不同材質(zhì)。使柵極材料層134b填滿第一溝槽 116及第二溝槽118，厚度可高至覆蓋原始表面113上的柵極絕緣層132。再請參閱圖10，進行一各向異性回蝕刻工藝，以部分移除柵極材料層134b，以便露出位于原始表面113上的柵極絕緣層132。各向異性回蝕刻可舉例有干蝕刻(dry etching)。如此，于第一溝槽116及第二溝槽118內(nèi)留下柵極材料層做為柵極13如。然后， 全面進行一離子注入工藝144，以于原始表面113的表層中形成一第二摻雜物層146。如此， 因溝槽內(nèi)均已填滿柵極材料，所以僅有原始表面113的表層中會形成有第二摻雜物層146。 第二摻雜物層146是做為后續(xù)形成基體之用，其摻雜物可與第一摻雜物層142的摻雜物相同或不同，但所用劑量較大。然后，請參閱圖11，進行一驅(qū)入工藝，例如加熱使摻雜物擴散，以將第一摻雜物層 142及第二摻雜物層146的摻雜物往襯底(即半導體層11 的更深層延伸分布。例如加熱溫度為1150°C，歷時50分鐘。如此，位于原始表面113表層的第二摻雜物層146的摻雜物往半導體層112深處擴散而增大范圍，形成基體148，此例中，基體148為ρ型摻雜，接合 (junction)深度可達例如1至1. 5微米，不低于第二溝槽118的底面；而圍繞在第一溝槽 116的第一摻雜物層142的摻雜物往外擴散而增大范圍，形成底部輕摻雜層150，此例中，底部輕摻雜層150為ρ—型摻雜，接合深度可達例如0. 3至0. 6微米，較佳使下方的半導體層 112留有大于空乏區(qū)的空間，可依耐壓需求設定半導體層112厚度。基體148與底部輕摻雜層150會有重迭的地方，但因為基體148的摻雜濃度大于底部輕摻雜層150的摻雜濃度，重迭的地方是呈現(xiàn)基體148的性質(zhì)，而為基體148的一部分，符合功率MOS器件結(jié)構(gòu)所需，而底部輕摻雜層150圍繞第一溝槽116的底部并與基體148相鄰，達到保護第一溝槽116的底部的效用，分攤因第一溝槽116較深所導致的較高電場。再者，使第一摻雜物層142及第二摻雜物層146的驅(qū)入同時進行，也可以節(jié)省熱預算(thermalbudget)。然后，請參閱圖12，經(jīng)由一掩模(圖未示)進行一離子注入，以于基體148上形成多個源極區(qū)122，于本例中為η+型摻雜。而在形成源極區(qū)122之前，亦可先于基體148的多個接觸插塞預定區(qū)域，使用一掩模(圖未示)進行一離子注入，于各接觸插塞預定區(qū)域形成一重摻雜的P+型區(qū)121 (即，一重摻雜區(qū))。然后，于襯底上方全面形成一層間介電層124。 然后，通過層間介電層1 形成通孔，填入金屬，例如鎢，形成柵極接觸插塞128，通過源極區(qū)122與層間介電層IM形成通孔，填入金屬，例如鎢，以形成多個源極接觸插塞130。再使用一掩模，于層間介電層1 上形成一柵極金屬層1 及多個源極金屬層127，使得柵極接觸插塞1 電連接于第一溝槽16中的柵極材料層13 與柵極金屬層126，并使源極接觸插塞130電連接于ρ+型區(qū)121及源極區(qū)122與源極接觸插塞127。并進一步于背面114形成一漏極金屬層136，而形成如圖12所示的溝槽式MOSFET功率器件100。上述實施例僅以NMOS為例，若制造其它功率器件時，可參考使用現(xiàn)有技術(shù)的器件尺寸、工藝參數(shù)、條件、電性等，沒有特別限制。但應注意的是由于本發(fā)明形成一圍繞第一溝槽底部的底部輕摻雜層，因此應注意到襯底的厚度(例如圖12中的半導體層112的厚度) 應足夠，以保有足夠的空間供形成空乏區(qū)。本發(fā)明的優(yōu)點是可改善不均勻電場，并完整保護柵極溝槽的底部，及提升擊穿電壓，雖然在結(jié)構(gòu)上增加一底部的輕摻雜層，但其在工藝中并不需要使用掩模來完成。因此， 雖然較已知技術(shù)的標準工藝多出額外的工藝，即，柵極材料的沉積(poly deposition)及回蝕刻，但是相較于已知技術(shù)是省下一個掩模工藝，而顯得較為經(jīng)濟與便利。以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種制造功率半導體器件的方法，包括提供一襯底，該襯底具有一原始表面與一背面；經(jīng)由一第一掩模對該襯底進行蝕刻，以形成一第一溝槽及至少一第二溝槽，其中，該第一溝槽的寬度大于該至少一第二溝槽的寬度；于該襯底上全面形成一柵極絕緣層，覆蓋該原始表面、及該第一溝槽與該至少一第二溝槽的側(cè)壁及底面；進行一第一沉積工藝，以于該柵極絕緣層上全面形成一第一柵極材料層，其中該第一溝槽未被該第一柵極材料層填滿；進行一各向同性或各向異性回蝕刻工藝，以將位于該第一溝槽內(nèi)及該襯底原始表面上方的該第一柵極材料層移除；全面進行一傾角離子注入工藝，以于該襯底的表層中形成一第一摻雜物層，該襯底的表層包括該襯底位于原始表面的表層及位于該第一溝槽的側(cè)壁與底面位置的表層；進行一第二沉積工藝，以于該襯底上全面形成一第二柵極材料層，其中該第一柵極材料層與該第二柵極材料層合而為一柵極材料層，該柵極材料層填滿該第一溝槽及該至少一第二溝槽，并且覆蓋該襯底原始表面上的該柵極絕緣層；進行一各向異性回蝕刻工藝，以部分移除該柵極材料層，以露出位于該襯底原始表面上的該柵極絕緣層；全面進行一第一離子注入工藝，以于該襯底原始表面的表層中形成一第二摻雜物層；以及進行一驅(qū)入工藝，以將該第一摻雜物層及該第二摻雜物層的摻雜物往該襯底的更深層延伸分布，以于該襯底中形成一基體及形成一圍繞該第一溝槽底部并與該基體相鄰的底部輕摻雜層。
2.如權(quán)利要求1所述的方法，其特征在于該第一摻雜物層包括ρ型摻雜物。
3.如權(quán)利要求1所述的方法，其特征在于該第二摻雜物層包括ρ型摻雜物。
4.如權(quán)利要求1所述的方法，其特征在于該柵極材料層包括經(jīng)摻雜的多晶硅。
5.如權(quán)利要求1所述的方法，其特征在于該襯底包括一半導體芯片基材及一形成于該半導體芯片基材上的半導體層。
6.如權(quán)利要求5所述的方法，其特征在于該半導體層包括一η型輕摻雜外延層。
7.如權(quán)利要求5所述的方法，其特征在于該半導體芯片基材包括一η型重摻雜區(qū)。
8.如權(quán)利要求1所述的方法，其特征在于該基體是一P型基體。
9.如權(quán)利要求1所述的方法，其特征在于該底部輕摻雜層為一ρ型輕摻雜層。
10.如請求項1所述的方法，其特征在于，還經(jīng)由一第二掩模進行一第二離子注入，而于該基體上形成至少一源極區(qū)。
11.如權(quán)利要求10所述的方法，其特征在于，該基體包括至少一接觸插塞預定區(qū)域，及還經(jīng)由一第三掩模進行一第三離子注入，于該至少一接觸插塞預定區(qū)域形成一重摻雜區(qū)。
12.如權(quán)利要求11所述的方法，其特征在于，還于該襯底上方全面形成一層間介電層， 形成至少一通過該至少一源極區(qū)與該層間介電層的源極接觸插塞，形成一通過該層間介電層的柵極接觸插塞，及于該層間介電層上形成至少一源極金屬層及一柵極金屬層，其中，該至少一源極接觸插塞電連接于該至少一重摻雜區(qū)與該至少一源極金屬層，及該柵極接觸插塞電連接于該第一溝槽中的該柵極材料層與該柵極金屬層。
13.如權(quán)利要求10所述的方法，其特征在于，還于該襯底的該背面形成一漏極金屬層。
全文摘要
本發(fā)明公開了制造功率半導體器件的方法，于襯底形成較寬溝槽及較窄溝槽，沉積第一柵極材料層，但較寬溝槽未被填滿。進行各向同性回蝕刻或各向異性回蝕刻，將位于較寬溝槽內(nèi)及襯底原始表面上方的第一柵極材料層移除。進行傾角離子注入，于襯底原始表面及較寬溝槽側(cè)壁與底面位置的襯底中形成第一摻雜物層。沉積第二柵極材料層，填滿較寬溝槽及較窄溝槽。進行各向異性回蝕刻移除襯底原始表面上方的柵極材料層。進行離子注入，于襯底原始表面的表層中形成第二摻雜物層。將第一摻雜物層及第二摻雜物層的摻雜物驅(qū)入襯底，以于襯底中形成基體及形成圍繞較寬溝槽底部并與基體相鄰的底部輕摻雜層。如此可改善不均勻電場，維持高及穩(wěn)定的擊穿電壓。
文檔編號H01L21/28GK102254822SQ20101017812
公開日2011年11月23日 申請日期2010年5月18日 優(yōu)先權(quán)日2010年5月18日
發(fā)明者葉人豪, 徐信佑, 楊國良, 林偉捷 申請人:茂達電子股份有限公司