用于芯片封裝相互作用的評估的測試電路和測試器件的制作方法
【技術領域】
[0001]本發(fā)明涉及半導體技術領域，具體而言涉及一種用于芯片封裝相互作用(ChipPackage Interact1n, CPI)的評估的測試電路和測試器件。
【背景技術】
[0002]在半導體制程中，新材料和新工藝的引入可能會導致新的可靠性問題。例如為了減小金屬互連對器件速度的延遲，低介電常數(k)和超低k介質被引入到金屬互連制程中。由于超低k介質的引入，在高密度倒裝芯片封裝中引起了新的失效機理CPI，其已成集成電路可靠性的制約因素。為了避免CPI引起的芯片失效，需要在工藝開發(fā)階段使用專用結構進行CPI評估。

【發(fā)明內容】

[0003]本發(fā)明提供一種用于芯片封裝相互作用的評估的測試電路，所述測試電路包括:芯片封裝相互作用傳感器，所述芯片封裝相互作用傳感器連接在第一焊盤和第二焊盤之間；以及靜電放電(Electro-Static Discharge, ESD)保護器件,所述靜電放電保護器件與所述芯片封裝相互作用傳感器并聯連接在所述第一焊盤和所述第二焊盤之間。
[0004]在本發(fā)明的一個實施例中，所述測試電路還包括靜電放電檢測器件，所述靜電放電檢測器件與所述靜電放電保護器件串聯后與所述芯片封裝相互作用傳感器并聯連接，并且第三焊盤連接在所述靜電放電保護器件與所述靜電放電檢測器件之間。
[0005]在本發(fā)明的一個實施例中，所述靜電放電檢測器件是電熔絲(Efuse)。
[0006]在本發(fā)明的一個實施例中，所述靜電放電保護器件在直流偏壓下不導通。
[0007]在本發(fā)明的一個實施例中，所述芯片封裝相互作用傳感器是周邊金屬線(Perimeter Metal Line, PML)或堆疊金屬。
[0008]在本發(fā)明的一個實施例中，所述靜電放電保護器件是二極管、雙極型三極管或接地柵 MOS 管(Gate Grounded MOS, GGM0S)。
[0009]在本發(fā)明的一個實施例中，所述靜電放電保護器件是可控硅整流器件(SCR)。
[0010]在本發(fā)明的一個實施例中，所述靜電放電保護器件是電阻或電容。
[0011]本發(fā)明還提供一種用于芯片封裝相互作用的評估的測試器件，所述測試器件包含上述任一測試電路。
[0012]本發(fā)明所提供的用于芯片封裝相互作用的評估的測試電路結構簡單，易于實現，并且通過該測試電路，可以在芯片封裝相互作用的評估中保護芯片封裝相互作用傳感器不受靜電放電事件的影響。
【附圖說明】
[0013]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。
[0014]附圖中:
[0015]圖1示出了根據本發(fā)明實施例的、用于芯片封裝相互作用的評估的測試電路的結構圖；
[0016]圖2示出了圖1的測試電路在遇到靜電放電事件時的電流流向；
[0017]圖3示出了圖1的測試電路在CPI傳感器被測量時的電流流向；
[0018]圖4示出了根據本發(fā)明另一實施例的、用于芯片封裝相互作用的評估的測試電路的結構圖；
[0019]圖5示出了圖4的測試電路在遇到靜電放電事件時的電流流向；以及
[0020]圖6示出了圖4的測試電路在CPI傳感器被測量時的電流流向；
【具體實施方式】
[0021]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。
[0022]應當理解的是，本發(fā)明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領域技術人員。
[0023]在此使用的術語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括復數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
[0024]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本發(fā)明提出的技術方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0025]芯片封裝相互作用(CPI)已經成為集成電路可靠性的制約因素。由于芯片封裝相互作用，被封裝的芯片在一個溫度范圍內循環(huán)，所產生的應力(stress)可能導致分層(delaminat1n)、剝離(peeling)等等。因此,在工藝開發(fā)階段需要進行CPI評估。CPI評估過程可以包括在集成電路(IC)制造后的CPI測試結構(testkey)的測量。其中，CPI測試結構例如電阻、電容、漏電等。封裝可以包括切割、引線接合或倒裝芯片(flip chip)?？煽啃栽u估可以包括加速式溫濕度及偏壓(Temperature Humidity Bias, THB)測試、高加速溫濕度及偏壓測試(Highly Accelerated Stress Test, HAST)等。在CPI評估測試中，可能遇到靜電放電(ESD)事件。靜電在芯片的制造、封裝、測試和使用過程中無處不在，積累的靜電荷以幾安培或幾十安培的電流在納秒到微秒的時間里釋放，瞬間功率高達幾百千瓦，放電能量可達毫焦耳，對芯片的摧毀強度極大。因此，需要在CPI的評估中排除ESD的影響。
[0026]實施例一
[0027]本發(fā)明提供一種用于芯片封裝相互作用的評估的測試電路。圖1示出了根據本發(fā)明實施例的、用于芯片封裝相互作用的評估的測試電路100的結構圖。如圖1所示，用于芯片封裝相互作用的評估的測試電路100包括芯片封裝相互作用傳感器101和靜電放電保護器件102。其中，芯片封裝相互作用傳感器101連接在第一焊盤和第二焊盤之間；靜電放電保護器件102與芯片封裝相互作用傳感器101并聯連接在所述第一焊盤和所述第二焊盤之間。
[0028]當第一焊盤和第二焊盤之間發(fā)生靜電放電事件時，靜電放電保護器件102可以保護芯片封裝相互作用傳感器101不受到損害。圖2示出了