專利名稱：用于內存上全芯片器件設計方法
技術領域：
本發(fā)明是有關于一種器件設計方法，且特別是有關于一種用于內存上全芯片器件設計方法。
一般內存主要是由存儲器存儲單元陣列(memory cell array)以及邏輯部分(logic part)所構成。由于內存中具有相當多的模擬電路(analog circuit)、長度很長的配線(long wire)以及邏輯部分，因此一般內存多采用由下至上的設計方式。然而，已有人提出內存中的邏輯部分可使用由上至下的方式進行設計，但模擬電路的部分仍無法使用由上至下的設計方式，故僅針對邏輯部分以由上至下的方式進行設計仍無法符合全芯片自動化設計(full chip automation design)的需求。
首先請參照

圖1A與圖1B，其繪示為公知內存的設計流程圖。公知將存儲器存儲單元陣列與邏輯部分分開進行設計。在存儲器存儲單元的部分包括了線路設計(schematic design)100、Hard macro布局102、全芯片繞線104與Tape out 106的步驟。
接著請參照圖1B，其繪示為公知邏輯的設計流程圖。公知邏輯設計流程包括了高階硬件描述語言編程110、合成(synthesis)112、自動繞線114以及Tape out 116的步驟。
接著請參照圖2，其繪示為公知內存的設計流程圖。在存儲器存儲單元陣列包括了線路設計200以及Hard macro布局與功能描述202的步驟。而邏輯部分則包括了高階硬件描述語言編程204、合成206。之后，將存儲器存儲單元陣列與邏輯部分合并，以搭配Hard macro進行全芯片繞線208，最后則為Tape out 210的步驟。由于整體設計拆解成兩部分進行，且構成Hard macro的模擬設計(analog schematic)必須以人工方式進行繞線設計。
公知內存的設計流程中，在存儲器存儲單元陣列中Hard macro，包括脈沖產生器(pulse generator)、電容、電阻、晶體管以及高壓器件等必須事先進行設計，之后再搭配Hard macro進行全芯片繞線(routing)時，其繞線設計的彈性將受到相當大的限制。因此，整體設計無法完全自動化將會導致設計時間拉長、進度遲緩的現象。
此外，目前的自動配置與繞線工具(auto placement & routing tool，APR tool)，例如Avanti公司的Apollo或是Cadence公司的SE軟件，并無法在超過2個電源線路(同一芯片中)的情況下進行自動繞線，然而以一般的閃存數組的設計為例，其皆為具有2個以上的電源線路(high voltage circuit)。因此，在同一芯片中具有超過2個電源線路的情況下，其繞線仍然必須以半人工的方式進行。
為了達到本發(fā)明的上述目的，提出一種用于內存上全芯片器件設計方法，將Hard macro中的器件拆成晶體管層次的器件，以進行自動化的設計。在超過2個電源線路的情況下，通過自動繞線軟件提供多個旁通的線路以作為VSS與VDD，其中VSS與VDD為軟件可辨識的兩個電源(power)，而將多個電源線路當作信號線路進行繞線，以達到將Hard macro中所有器件進行自動繞線的目的。換言之，也就是憑借自動配置與繞線工具同時對邏輯門層次部分與晶體管層次部分進行自動繞線。
本發(fā)明的用于內存上全芯片器件設計方法，將上述Hard macro中的線路設計轉換成例如verilog或EDIF的格式之后，將其與Hardmacro以外的其它部分(如邏輯部分)結合。結合之后，進行全芯片的配置與繞線設計以及全芯片后設計合成(post-layout synthesis)，即完成全芯片的自動化配置與繞線。
本發(fā)明中，以單體自動繞線方式(cell base auto-routing)對高壓器件(high voltage device)，例如N型金氧半晶體管、P型金氧半晶體管以及由N型與P型金氧半晶體管所構成的反向器(inverter)進行自動繞線方式。
本發(fā)明中，將整個N型金氧半晶體管、P型金氧半晶體管以及反向器的尺寸定義為標準單元(standard cell)的整數倍(也可為非整數倍，視軟件而定)，并在其上進行繞線。提供多個旁通的線路以作為VSS與VDD，其中VSS與VDD為軟件可辨識的兩個電源(power)，而將其中的阱接觸(well contact)當作信號線路進行繞線。
為讓本發(fā)明的上述目的、特征以及優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下
圖7繪示為依照本發(fā)明一較佳實施例用于內存上全芯片器件中N型基底上的單電源N型金氧半晶體管；圖8繪示為依照本發(fā)明一較佳實施例用于內存上全芯片器件中N型基底上的單電源P型金氧半晶體管。標示說明100、200、300線路設計102Hard macro布局104全芯片繞線106、116、210、314Tape out110、204、304高階硬件描述語言編程112、206、306合成114自動繞線202Hard macro布局與功能描述208搭配Hard macro進行全芯片繞線302將線路設計轉換為verilog或EDIF格式308全芯片的netlist結合310全芯片配置與繞線設計312全芯片后設計合成400、500、600N型基材底401、501、601、701、801繞線邊界402、702、802P阱404、504、604a、604b源極/漏極406、506、606a、606b阱接觸408、508、608a、608b柵極410、412、510、512、610、612線路
704、706、804、806線路414、514、516、614、616信號線路415、515、615、517、617插塞502a、602aP阱502b、602a深P阱518、618N阱708N型金氧半808P型金氧半通常Hard macro由脈沖產生器、電容、電阻、晶體管以及高壓器件等集中設計而構成，故對公知技術而言這些器件皆為無法合成(non-synthesis able)的。然而，本實施例中憑借自動配置與繞線工具同時對邏輯門層次部分、晶體管層次部分以及其它不可合成電路部分同時進行自動繞線。換言之，本實施例在線路設計300的步驟中，將Hard macro中拆成多個晶體管層次的器件以進行自動化的設計，而其它不可合成電路部分也以類似方式進行設計，其作法詳述如下。
在同一芯片超過2個電源線路的情況下，以單體自動繞線的方式(cell base auto-routing)進行繞線。本實施例通過自動繞線軟件，例如是Avanti公司的Apollo或是Cadence公司的SE，提供多個旁通的線路以作為VSS與VDD，其中VSS與VDD為軟件可辨識的兩個電源(power)，并將超過2個的電源線路當作信號線路而進行繞線，以達到將Hard macro中所有器件進行自動繞線的目的。將超過2個的電源線路當作信號線路進行繞線不但能夠突破自動配置與繞線工具(APR Tool)僅能辨識兩個電源的瓶頸，且能夠對Hard macro中的各個器件進行自動繞線。上述僅以Apollo軟件或SE軟件作為說明，但并非限定本發(fā)明僅適用于此軟件。
本發(fā)明的用于內存上全芯片器件設計方法，將上述Hard macro中的線路設計轉換成例如verilog或EDIF的格式之后，將其與Hardmacro以外的其它部分(如邏輯部分)結合。而在結合之后，進行全芯片的配置與繞線設計以及全芯片后設計合成(post-layoutsynthesis)，即完成全芯片的自動化配置與繞線。
此外，Hard macro中有關脈沖產生器、電容、電阻、晶體管以及高壓器件的輸入容量(input C)、配線延伸的負荷(fan-out load)、最大電容(maximum capacitance)以及時間信息(timing information)等皆記錄于.lib的檔案中。
接著請參照圖4，其繪示為依照本發(fā)明一較佳實施例用于內存上全芯片器件中N型基底上的多電源N型金氧半晶體管。N型基底400中具有一P阱402。P阱402接近基底400的表面具有一源極/漏極404與一阱接觸(well contact)406，而在N型基底400上具有一柵極408。
憑借自動繞線軟件(APR Tool)，例如是例如Avanti公司的Apollo或是Cadence公司的SE軟件，在繞線邊界(PR boundary)401內提供多個旁通的線路410、412，線路410、412例如是與VSS與VDD的電壓連接，其中VSS與VDD為軟件可辨識的兩個電源(power)，并將電源線路當作信號線路414進行繞線。其中，信號線路414例如是憑借一插塞415與阱接觸406，且信號線路414與一電壓VDP連接，如此，即可達到將Hard macro中所有器件進行自動繞線的目的。
接著請參照圖5，其繪示為依照本發(fā)明一較佳實施例用于內存上全芯片器件中N型基底上的多電源P型金氧半晶體管。N型基底500中具有一P阱502a以及一深P阱502b，而在P阱502a與深P阱502b內具有一N阱518。其中，在N阱518靠近基底500表面具有一源極/漏極504與一阱接觸506，而在N型基底500上具有一柵極508。
憑借自動繞線軟件，例如是例如Avanti公司的Apollo或是Cadence公司的SE軟件，于繞線邊界(PR boundary)501內提供多個旁通的線路510、512，線路510、512例如是與VSS與VDD的電壓連接，其中VSS與VDD為軟件可辨識的兩個電源，并將電源線路當作信號線路514、516進行繞線。其中，信號線路514例如是憑借插塞515與P阱502a電性連接，且信號線路514與一電壓VDP連接，而信號線路516例如是憑借插塞517與阱接觸506電性連接，且信號線路516與一電壓VB連接，如此即可對Hard macro中所有器件進行自動繞線的目的。
接著請參照圖6，其繪示為依照本發(fā)明一較佳實施例用于內存上全芯片器件中N型基底上的反向器。N型基底600中具有一P阱602a及一深P阱602b，而在P阱602a與深P阱602b內具有一N阱618。其中，在P阱602a靠近基底600表面具有一源極/漏極604a與一阱接觸606a，且在P阱上方具有一柵極608a。此外，在N阱618靠近基底600表面具有一源極/漏極604b與一阱接觸606b，且在N型基底600表面具有一源極/漏極604b。
憑借自動繞線軟件，例如是例如Avanti公司的Apollo或是Cadence公司的SE軟件，于繞線邊界(PR boundary)601內提供多個旁通的線路610、612，線路610、612例如是與VSS與VDD的電壓連接，其中VSS與VDD為軟件可辨識的兩個電源，并將電源線路當作信號線路614、616進行繞線。其中，信號線路614例如是憑借插塞615與P阱602a電性連接，且信號線路614與一電壓VDP連接，而信號線路616例如是憑借插塞617與阱接觸606電性連接，且信號線路616與一電壓VB連接，如此即可對Hard macro中所有器件進行自動繞線的目的。
接著請參照圖7，其繪示為依照本發(fā)明一較佳實施例用于內存上全芯片器件中N型基底上的單電源N型金氧半晶體管。N型基底700中具有一P阱702，P阱分布的區(qū)域如圖所示，而在P阱702于基底700表面上具有一N型金氧半晶體管708。
憑借自動繞線軟件，例如是例如Avanti公司的Apollo或是Cadence公司的SE軟件，在繞線邊界(PR boundary)701內提供多個的線路704、706。其中，線路704、706例如配置于繞線邊界的邊緣，線路704與VSS的電壓連接，而線路706例如配置于P阱702上方而與VDD的電壓連接。上述VSS與VDD為軟件可辨識的兩個電源。
最后請參照圖8，其繪示為依照本發(fā)明一較佳實施例用于內存上全芯片器件中N型基底上的單電源P型金氧半晶體管。N型基底800中具有一P阱802，P阱分布的區(qū)域如圖所示，而在P阱802分布區(qū)域以外的基底800表面上具有一P型金氧半晶體管808。
憑借自動繞線軟件，例如是例如Avanti公司的Apollo或是Cadence公司的SE軟件，于繞線邊界(PR boundary)801內提供多個的線路804、806。其中，線804、806例如配置于繞線邊界的邊緣，線路804與VSS的電壓連接，而線路806例如配置于P阱802上方而與VDD的電壓連接。上述VSS與VDD為軟件可辨識的兩個電源。
上述實施例中，僅以N型基底(N-type substrate)上單電源或多電源的P型金氧半晶體管、N型金氧半晶體管以及反向器作為說明，但并非限定本發(fā)明。本發(fā)明也可應用在P型基底上的器件設計。
綜上所述，本發(fā)明用于內存上的全芯片器件設計方法至少具有下列優(yōu)點1.本發(fā)明用于內存上的全芯片器件設計方法，將Hard macro打散成晶體管層次的器件以進行自動繞線，克服公知Hard macro本身無法自動化繞線的瓶頸。
2.本發(fā)明用于內存上的全芯片器件設計方法中，提供作為VSS與VDD的線路后，再將其它電源線路當作信號線路進行繞線，克服自動繞線軟件只能辨認兩個電源(power)的限制。
3.本發(fā)明用于內存上的全芯片器件設計方法中，憑借自動配置與繞線工具同時對邏輯門層次部分、晶體管層次部分以及其它不可合成電路部分進行自動繞線，可以大幅度的縮短器件設計的時間。
雖然本發(fā)明已以一較佳實施例公開如上，然其并非用以限定本發(fā)明，任何熟悉此技術者，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾，因此本發(fā)明的保護范圍當視權利要求書所界定為準。
權利要求
1.一種用于內存上全芯片器件設計方法，其特征在于至少包括提供一自動配置與繞線軟件；以該自動配置與繞線軟件對一邏輯門層次部分、一晶體管層次部分以及一不可合成電路部分進行一自動繞線，其中該自動繞線包括提供至少一旁通線路以作為VSS、VDD，其中VSS、VDD為該自動配置與繞線軟件所能辨識的電源；于該自動配置與繞線軟件中，將該些電源線路指定為信號線路進行自動繞線；將該邏輯門層次部分、該晶體管層次部分以及該不可合成電路部分的繞線合并，以達到全芯片繞線自動化的目的。
2.如權利要求1所述的用于內存上全芯片器件設計方法，其特征在于其中該自動配置與繞線軟件包括Apollo軟件、SE軟件。
3.如權利要求2所述的用于內存上全芯片器件設計方法，其特征在于其中該器件的尺寸為該自動配置與繞線軟件中一標準單元的整數倍。
4.如權利要求3所述的用于內存上全芯片器件設計方法，其特征在于其中該些旁通線路配置于該標準單元的邊緣。
5.如權利要求2所述的用于內存上全芯片器件設計方法，其特征在于；其中該器件的尺寸為該自動配置與繞線軟件所允許的倍數。
6.如權利要求2所述的用于內存上全芯片器件設計方法，其特征在于其中該自動配置與繞線軟件所允許的倍數包括1.1倍、1.2倍、1.3倍以及1.4倍。
7.如權利要求1所述的用于內存上全芯片器件設計方法，其特征在于其中該晶體管層次部分包括一多電源P型金氧半晶體管、一單電源P型金氧半晶體管、一多電源N型金氧半晶體管、一單電源N型金氧半晶體管，以及一反向器。
8.如權利要求1所述的用于內存上全芯片器件設計方法，其特征在于其中該不可合成電路部分包括一電阻、一電感、一電容。
9.一種用于模擬電路上全芯片器件設計方法，其特征在于至少包括提供一自動配置與繞線軟件；以該自動配置與繞線軟件對一邏輯門層次部分、一晶體管層次部分以及一不可合成電路部分進行一自動繞線，其中該自動繞線包括提供至少一旁通線路以作為VSS、VDD，其中VSS、VDD為該自動配置與繞線軟件所能辨識的電源；于該自動配置與繞線軟件中，將該些電源線路指定為信號線路進行自動繞線；將該邏輯門層次部分、該晶體管層次部分以及該不可合成電路部分的繞線合并，以達到全芯片繞線自動化的目的。
10.如權利要求9所述的用于內存上全芯片器件設計方法，其特征在于其中該自動配置與繞線軟件包括Apollo軟件、SE軟件。
11.如權利要求10所述的用于內存上全芯片器件設計方法，其特征在于其中該器件的尺寸為該自動配置與繞線軟件中一標準單元的整數倍。
12.如權利要求11所述的用于內存上全芯片器件設計方法，其特征在于其中該些旁通線路配置于該標準單元的邊緣。
13.如權利要求10所述的用于內存上全芯片器件設計方法，其特征在于其中該器件的尺寸為該自動配置與繞線軟件所允許的倍數。
14.如權利要求10所述的用于內存上全芯片器件設計方法，其特征在于其中該自動配置與繞線軟件所允許的倍數包括1.1倍、1.2倍、1.3倍以及1.4倍。
15.如權利要求9所述的用于內存上全芯片器件設計方法，其特征在于；其中該晶體管層次部分包括一多電源P型金氧半晶體管、一單電源P型金氧半晶體管、一多電源N型金氧半晶體管、一單電源N型金氧半晶體管，以及一反向器。
16.如權利要求9所述的用于內存上全芯片器件設計方法，其特征在于其中該不可合成電路部分包括一電阻、一電感、一電容。
17.一種單體自動繞線方式，適于對一器件進行自動繞線，該器件具有復數個電源線路，其特征在于該方法包括提供一自動配置與繞線軟件；提供復數個旁通線路以作為VSS與VDD，其中VSS與VDD為該自動配置與繞線軟件所能辨識的電源；于該自動配置與繞線軟件中，將該些電源線路指定為信號線路進行自動繞線。
18.如權利要求17所述的用于內存上全芯片器件設計方法，其特征在于其中該自動配置與繞線軟件包括Apollo軟件、SE軟件。
19.如權利要求18所述的用于內存上全芯片器件設計方法，其特征在于其中該器件的尺寸為該自動配置與繞線軟件中一標準單元的整數倍。
20.如權利要求19所述的用于內存上全芯片器件設計方法，其特征在于其中該些旁通線路配置于該標準單元的邊緣。
21.如權利要求18所述的用于內存上全芯片器件設計方法，其特征在于其中該器件的尺寸為該自動配置與繞線軟件所允許的倍數。
22.如權利要求18所述的用于內存上全芯片器件設計方法，其特征在于其中該自動配置與繞線軟件所允許的倍數包括1.1倍、1.2倍、1.3倍以及1.4倍。
23.如權利要求17所述的用于內存上全芯片器件設計方法，其特征在于其中該晶體管層次部分包括一多電源P型金氧半晶體管、一單電源P型金氧半晶體管、一多電源N型金氧半晶體管、一單電源N型金氧半晶體管，以及一反向器。
24.如權利要求17所述的用于內存上全芯片器件設計方法，其特征在于其中該不可合成電路部分包括一電阻、一電感、一電容。
全文摘要
一種用于內存上全芯片器件設計方法，將Hardmacro中的器件拆成晶體管層次的器件，以進行自動化的設計。在超過2個電源線路的情況下，提供多個旁通的線路以作與V
文檔編號H01L21/82GK1442897SQ02106808
公開日2003年9月17日 申請日期2002年3月5日 優(yōu)先權日2002年3月5日
發(fā)明者許佑銘, 林元泰, 林詩蕓 申請人:力旺電子股份有限公司