專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及能夠以電的方式進(jìn)行數(shù)據(jù)的寫入/擦除的非易失性半導(dǎo)體存儲(chǔ)裝置， 尤其涉及具有層積柵結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
—般在MOS型半導(dǎo)體器件的制造工序中，在剛剛進(jìn)行完?yáng)烹姌O加工后，在柵電極 的側(cè)壁部分露出作為電極材料的多晶硅，另外柵氧化膜的柵電極的加工部附近受到加工時(shí) 的損傷。因此，需要基于后氧化的損傷恢復(fù)和基于絕緣膜的柵電極的覆蓋。尤其在具有層 積柵結(jié)構(gòu)的非易失性存儲(chǔ)器的情況下，由于在浮置柵電極中保持電荷，所以浮置柵電極的 角部附近的柵氧化膜的膜質(zhì)對(duì)器件的特性有很大影響。因此，關(guān)于柵電極角部的改良，有很 多提案被提出。 例如，在專利文獻(xiàn)1中，在浮置柵電極的側(cè)壁部和控制柵電極的上部及側(cè)壁部選 擇性地形成SiON膜后，通過(guò)在氧化性氛圍中實(shí)施退火處理實(shí)施后氧化工序。這樣，在隧道 氧化膜或?qū)娱g多晶(interpoly)絕緣膜的邊沿部，生長(zhǎng)氧化膜。這樣，通過(guò)預(yù)先在浮置柵電 極的側(cè)壁部形成SiON膜， 一邊抑制在該部分的氧化， 一邊使浮置柵電極的邊沿部以角部分 變圓的方式形成。 另一方面，在專利文獻(xiàn)2中，對(duì)使用0N0膜(氧化硅膜/氮化硅膜/氧化硅膜的復(fù) 合膜)作為層積柵的電極間絕緣膜，設(shè)置柵側(cè)壁絕緣膜的半導(dǎo)體器件進(jìn)行了公開。在形成 柵側(cè)壁絕緣膜時(shí)，利用氧基氧化，使浮置柵電極和控制柵電極的與ONO膜連接的一側(cè)的角 變圓，緩和電極端部的電場(chǎng)集中。進(jìn)一步，提出了層間多晶絕緣膜和柵電極角部的曲率半徑 的優(yōu)選關(guān)系。 另外，在具有隧道絕緣膜和電極間絕緣膜的浮置柵型非易失性存儲(chǔ)器中，為了抑 制在電極間絕緣膜中流動(dòng)的泄漏電流，通常增大該絕緣膜的膜厚、并且降低施加的電場(chǎng)。與 膜厚的增加相伴，電極間絕緣膜的電容量降低，所以必須增加浮置柵電極的表面積。通常， 不使浮置柵電極的形成有電極間絕緣膜的表面的形狀為簡(jiǎn)單的平面，而是使所述表面三維 地突出來(lái)增加電容器面積，從而實(shí)現(xiàn)電容量的增加。在這里作為三維化時(shí)的問(wèn)題點(diǎn)，在三維 電容器上必定形成多個(gè)凸部。在向控制柵電極施加電壓時(shí)，電場(chǎng)在這些凸部集中，所以成為 泄漏電流的主要通路。進(jìn)一步由于電流集中，發(fā)生局部的絕緣破壞耐性的劣化并誘發(fā)電可 靠性的劣化。 另外通常在浮置柵電極上采用多晶硅，但由于存在晶界使得存在凹凸，而不是均 勻的表面形貌。在該凹凸部也有基于電場(chǎng)集中的泄漏電流的增大，有電可靠性的劣化。如 何控制這些三維電容器的凹凸，抑制泄漏電流是非常重要的。
專利文獻(xiàn)1 :特開平11-154711號(hào)公報(bào)
專利文獻(xiàn)2 :特開2003-31705號(hào)公報(bào) 可是，在由上述專利文獻(xiàn)等了解到的以往技術(shù)中，由于在層積柵的電極間絕緣膜 端部形成鳥嘴(bird's beak)狀的氧化區(qū)域，所以存在引起電極間絕緣膜的電容量降低、層 積電極間的耦合比降低的問(wèn)題。另外，大的問(wèn)題是層積電極的三維電容器的表面的凹凸的 控制(尤其是浮置柵電極上面的凹凸的控制)、通過(guò)電極間絕緣膜的泄漏電流的抑制。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種能夠抑制通過(guò)電極間絕緣膜的泄漏電流，提高電可靠性
的非易失性半導(dǎo)體存儲(chǔ)裝置。 為了解決上述課題，本發(fā)明的第l種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備半導(dǎo)體 基板；在所述半導(dǎo)體基板上形成為行列狀的多個(gè)存儲(chǔ)器單元；選擇性地連接于同一行方向 的所述多個(gè)存儲(chǔ)器單元的多個(gè)位線；連接于同一列方向的所述多個(gè)存儲(chǔ)器單元的多個(gè)字 線；所述多個(gè)存儲(chǔ)器單元的每一個(gè)，具備形成于所述半導(dǎo)體基板上的第1柵絕緣膜；形成 于所述第1柵絕緣膜上的電荷存儲(chǔ)層；形成于所述電荷存儲(chǔ)層上的第2柵絕緣膜；形成于 所述第2柵絕緣膜上的控制電極；在沿著與所述位線垂直的方向的剖面，在設(shè)所述電荷存 儲(chǔ)層的上部角部或者表面凸部的曲率半徑為r、所述第2柵絕緣膜的氧化硅膜換算厚度為d 時(shí)，r/d大于等于0. 5。 另外，本發(fā)明的第2種半導(dǎo)體存儲(chǔ)裝置，其特征在于，沿著與所述位線垂直的方向 的剖面的所述電荷存儲(chǔ)層的上角部的曲率半徑比沿著與所述字線垂直的方向的剖面的所 述電荷存儲(chǔ)層的上角部的曲率半徑大。 本發(fā)明的第3種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備半導(dǎo)體基板；形成于所述半 導(dǎo)體基板上的第1柵絕緣膜；形成于所述第1柵絕緣膜上的電荷存儲(chǔ)層；形成于所述電荷 存儲(chǔ)層上的第2柵絕緣膜；形成于所述第2柵絕緣膜上的控制電極；所述第2柵絕緣膜的氧 化硅膜換算厚度d和從所述電荷存儲(chǔ)層的表面凹凸部的頂部到底部的距離PV的比率d/PV 大于等于2。 根據(jù)本發(fā)明，能夠抑制通過(guò)第2柵絕緣膜(柵電極間絕緣膜)的泄漏電流，提高電 可靠性。


圖1是表示NAND型閃速存儲(chǔ)器的單元陣列結(jié)構(gòu)，(a)是平面圖、(b)是等價(jià)電路 圖。 圖2是用于說(shuō)明本發(fā)明的的第1實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖，是
沿著圖1的B-B線的剖面圖。 圖3是接著圖2的工序的剖面圖。 圖4是接著圖3的工序的剖面圖。 圖5是接著圖4的工序的剖面圖。 圖6是接著圖5的工序的剖面圖。 圖7是接著圖6的工序的剖面圖。 圖8是接著圖7的工序的剖面圖。
圖9是接著圖8的工序的剖面圖。 圖10是接著圖9的工序的剖面圖。 圖11是接著圖10的工序的剖面圖。 圖12是接著圖10的工序，是沿著A-A'線的剖面圖。 圖13是接著圖12的工序，是沿著A-A'線的剖面圖。 圖14是表示浮置柵角部的曲率半徑和泄漏電流的關(guān)系的特性圖。 圖15是用于說(shuō)明在圖14中被使用的測(cè)定部位的示意圖。 圖16是用于說(shuō)明本發(fā)明的層積柵電極的形狀的特征的示意圖。 圖17是用于說(shuō)明本發(fā)明的效果的示意圖。 圖18是用于說(shuō)明非易失性存儲(chǔ)器的問(wèn)題點(diǎn)的沿著B-B'線的方向剖面圖。 圖19是用于說(shuō)明非易失性存儲(chǔ)器的問(wèn)題點(diǎn)的沿著A-A'線的剖面圖。 圖20是表示柵電極絕緣膜的氧化硅換算膜厚d與曲率半徑r的比率和泄漏電流
密度的關(guān)系的特性圖。 圖21是表示柵寬度和泄漏電流密度的關(guān)系的特性圖。 圖22是用于說(shuō)明浮置柵電極的角部和電極表面凹凸部的電流集中的特性圖。
圖23是表示柵電極間絕緣膜的膜厚d與浮置柵電極表面的粗糙度PV的比率和泄 漏電流密度的關(guān)系的特性圖。 圖24是用于說(shuō)明第3實(shí)施方式的非易失性存儲(chǔ)器的制造工序的剖面圖。 圖25是接著圖24的工序的剖面圖。 圖26是接著圖25的工序的剖面圖。 圖27是接著圖26的工序的剖面圖。 圖28是接著圖27的工序的剖面圖。 圖29是接著圖28的工序的剖面圖。 符號(hào)說(shuō)明 1 :硅基板；2 :氧化硅膜；3 :氧氮化硅膜(第1柵絕緣膜)；4 :(第1)多晶硅膜(浮 置柵)；5 :氮化硅膜；6 :氧化硅膜；7 :光刻膠；8 :埋入絕緣膜；9 :第2柵絕緣膜；10 :(第2) 多晶硅膜(控制柵)；11 :氮化硅膜；12 :光刻膠；13 :氧化硅膜；14 :雜質(zhì)注入層；20 :電力線。
具體實(shí)施例方式
在說(shuō)明本發(fā)明的實(shí)施方式之前，作為半導(dǎo)體非易失性存儲(chǔ)裝置的一例，先簡(jiǎn)單地 說(shuō)明NAND型閃速存儲(chǔ)器的結(jié)構(gòu)，和其特性上的問(wèn)題點(diǎn)。圖1是表示NAND型閃速存儲(chǔ)器的 單元陣列結(jié)構(gòu)的圖，(a)是平面圖、(b)是等價(jià)電路圖。即，由具有浮置柵和控制柵的n溝 道MOSFET構(gòu)成的多個(gè)單元晶體管CGI CGn串聯(lián)連接， 一端側(cè)的漏通過(guò)選擇用的NMOS晶 體管Ql連接到位線BLi (i = 1、2 )，另一端側(cè)的源通過(guò)選擇用的NMOS晶體管Q2連接到 源線SL。 上述各晶體管形成在同一個(gè)阱(基板)上，單元晶體管CGl CGn的控制電極連接 到在行方向連續(xù)排列的字線WL1 n上，選擇晶體管Ql的控制電極連接到選擇線SGI上， 選擇晶體管Q2的控制電極連接到選擇線SG2上。另外，字線的一端具有通過(guò)金屬布線與周邊電路連接的焊盤，為形成于單元分離膜上的結(jié)構(gòu)。 本器件的關(guān)鍵點(diǎn)在于通過(guò)向浮置柵注入電子，調(diào)整單元晶體管的閾值。通過(guò)保持 被注入浮置柵的電子，非易失性存儲(chǔ)器動(dòng)作變得可靠。在這里，現(xiàn)狀的單元結(jié)構(gòu)的浮置柵的 形狀是立體三維結(jié)構(gòu)。為了降低流過(guò)電極間絕緣膜的泄漏電流，通常把該絕緣膜的膜厚加 大并降低施加的電場(chǎng)。由于與膜厚的增加相伴電極間絕緣膜的電容量降低，使得必須增加 浮置柵電極的表面積。通常，浮置柵電極的形成有電極間絕緣膜的表面的形狀不是簡(jiǎn)單的 平面，而是使所述表面三維地突起來(lái)增加電容器面積，從而實(shí)現(xiàn)電容量的增加。在這里作為 三維化時(shí)的問(wèn)題點(diǎn)，在三維電容器上必定形成多個(gè)凸部。在向控制柵電極施加電壓時(shí)，電場(chǎng) 在該凸部集中，所以成為泄漏電流的主要通路。進(jìn)一步由于電流集中，發(fā)生局部的絕緣破壞 耐性的劣化，從而誘發(fā)電可靠性的劣化。 下面，參照

解決上述問(wèn)題的本發(fā)明的實(shí)施方式。
(第l實(shí)施方式) 以沿著所述的圖1的A-A'線、B-B'線的剖面圖為基礎(chǔ)，說(shuō)明第1實(shí)施方式的NAND 單元型閃速存儲(chǔ)器的單元陣列的制造工序。而且，從圖2 圖11是沿著B-B'線的剖面圖 (以后，稱為B-B'剖面圖)。 首先，如圖2所示，在硅基板1上采用熱氧化法形成氧化硅膜2。利用NH3氣體進(jìn) 行氮化使該氧化硅膜2成為氧氮化硅膜3 (圖3)。該氧氮化硅膜3起到第1絕緣膜的作用， 一般被稱為隧道氧化膜。進(jìn)一步在氧氮化硅膜3上利用CVD法淀積多晶硅膜4、氮化硅膜 (第1犧牲絕緣膜)5、氧化硅膜(第2犧牲絕緣膜)6(圖4)。 一般該多晶硅膜4起到電荷 存儲(chǔ)層的作用，被稱為浮置柵電極。 然后，涂敷光刻膠7后，利用光刻法加工氧化硅膜6 (圖5)。除去光刻膠7，接著加 工氮化硅膜5、多晶硅膜4、氧氮化硅膜3和硅基板1 (圖6)。 然后在氧化形成于硅基板1的溝槽的內(nèi)壁之后，利用等離子CVD法淀積主要由 Si02構(gòu)成的埋入絕緣膜8。利用CMP法把該埋入絕緣膜8拋光并平坦化到氮化硅膜5為止 (圖7)。在利用濕式處理剝離氮化硅膜5之后，采用反應(yīng)離子蝕刻(RIE)處理降低埋入絕 緣膜8的高度(圖8)。 在這樣形成的單元分離結(jié)構(gòu)之上形成第2柵絕緣膜9。第2柵絕緣膜9可以包括 氧化硅膜，氮化硅膜，氧氮化硅膜，包括A1、 Hf、 Zr、 La中的至少一種的金屬氧化物膜，包括 Al、Hf、Zr、La中的至少一種的金屬氧氮化膜，以上的薄膜中的任意一個(gè)單層膜，或包含2個(gè) 或2個(gè)以上所述薄膜的層積結(jié)構(gòu)。形成第2柵絕緣膜9之后(圖9)，在第2柵絕緣膜9上 利用LPCVD法形成多晶硅膜10。該多晶硅膜10成為控制電極，一般被稱為控制柵。
在控制柵10上采用LPCVD法形成氮化硅膜11。進(jìn)一步在氮化硅膜11上涂敷光 刻膠12(圖10)。采用光刻法加工成所期望的圖案，然后除去光刻膠12。以氮化硅膜11為 掩模依次在垂直方向蝕刻控制柵10、第2柵絕緣膜9和浮置柵4。把此時(shí)的相當(dāng)于沿著圖 1的B-B，線的剖面圖表示于圖ll，把相當(dāng)于沿著A-A'線的剖面圖(以后，稱為A-A'剖面 圖)表示于圖12。 然后，如圖13(A-A'剖面圖)所示，以修復(fù)由RIE蝕刻引起的氧化膜的損傷為目的， 利用熱氧化法形成氧化硅膜13。 一般把該氧化工序稱為后氧化工序，把此時(shí)形成的氧化膜 13稱為后氧化膜。
在這里，作為氧化硅膜13的形成方法，優(yōu)選進(jìn)行基氧化。基氧化的特征是作為氧 化物質(zhì)采用氧基在低溫下進(jìn)行氧化，由此幾乎不進(jìn)行利用熱能的氧化?；趸镔|(zhì)，侵入到 約數(shù)nm的深度，并在那里失效。在利用通常的熱能形成氧化硅膜13的情況下，基氧化物質(zhì) 在第2柵絕緣膜9和氧氮化硅膜3之中擴(kuò)散。作為結(jié)果，在浮置柵4和控制柵10之間，進(jìn) 一步在硅基板1和浮置柵4之間形成鳥嘴。此時(shí)，沿著與浮置柵4的字線垂直的方向的剖 面(圖13、A-A'剖面圖)的角部變圓，不能形成本實(shí)施方式希望做到的浮置柵的形狀。
對(duì)此，在進(jìn)行基氧化時(shí)，在對(duì)多晶硅4和10的側(cè)壁進(jìn)行數(shù)nm氧化的同時(shí)，在第2 柵絕緣膜9和氧氮化硅膜3之中擴(kuò)散。但是進(jìn)入長(zhǎng)度是數(shù)nm，不形成明確的鳥嘴，沿著與 浮置柵4的字線垂直的方向的剖面(圖13、A-A'剖面圖)的角部不顯著變圓。基氧化的條 件，優(yōu)選在約300 600°C的溫度，利用等離子體激勵(lì)在氧氣中混合了惰性氣體He、 Ne、 Kr、 Xe之中的至少一種以上氣體的氣體，利用從中產(chǎn)生的氧基。根據(jù)情況，也可以在氧氣和惰性 氣體的混合氣體中混入氫氣，產(chǎn)生水分子基。此時(shí)的氧化物質(zhì)，不是氧基而是水分子基，但 與氧基同樣侵入長(zhǎng)度是數(shù)nm，所以能得到與氧基相同的效果。 在形成該后氧化膜13后，利用離子注入把離子打入到硅基板內(nèi)以形成源、漏，通 過(guò)熱退火使其活性化來(lái)形成存儲(chǔ)器晶體管(圖13)。 如前述的圖7所示，在進(jìn)行用于剝離氮化硅膜5的濕式處理后，通過(guò)進(jìn)行降低埋入 絕緣膜8的高度的RIE處理，如圖8所示，具有浮置柵4的角部由RIE處理被蝕刻而變圓的 效果。如果浮置柵4的曲率半徑比第2柵絕緣膜9的膜厚大，則在角部相關(guān)電場(chǎng)降低。圖 14(a)是表示浮置柵角部的曲率半徑r與第2柵絕緣膜(層間多晶絕緣膜)的膜厚d的比， 和在控制柵10和浮置柵4之間施加14V時(shí)流過(guò)第2柵絕緣膜9的泄漏電流密度(A/cm2) 的關(guān)系，如果上述的比變大則泄漏電流密度急劇減少(換句話說(shuō)施加于角部的電場(chǎng)變低)。 由圖14 (a)可知，如果r/d大于等于1 (或d/r小于等于1)，則泄漏電流實(shí)際上收斂到一定 值。圖14(b)描繪圖14(a)的曲線的斜率(曲線的微分值)，在r/d大于等于0.5的區(qū)域發(fā) 生泄漏電流的急劇下降，優(yōu)選使r/d > 0. 5。 進(jìn)一步，與通過(guò)改變后氧化膜13形成方法增大浮置柵4的曲率半徑的情況不同，
在本實(shí)施方式中如圖16所示，僅在與浮置柵4的位線垂直的方向的剖面(沿著圖1的B-B'
線的剖面)使角圓化，在與字線垂直的方向(沿著圖1的A-A'線的剖面)的剖面不使角圓
化。因此，比基于后氧化的柵圓化的情況相比，更能夠抑制第2柵絕緣膜13的電容量降低
即耦合比降低。(第2實(shí)施方式) 下面，對(duì)第2實(shí)施方式的NAND單元型閃速存儲(chǔ)器的單元陣列的制造工序進(jìn)行說(shuō) 明。附圖因?yàn)榕c第1實(shí)施方式相同，所以使用圖2 圖13進(jìn)行說(shuō)明。 首先，圖2 圖7與第1實(shí)施方式相同地進(jìn)行。然后，在以與氮化硅膜5的選擇比 小的蝕刻處理降低埋入絕緣膜8的高度后，進(jìn)行用于剝離氮化硅膜5的濕式處理(圖8)。 在這樣形成的單元分離結(jié)構(gòu)之上形成第2柵絕緣膜9后(圖9)，與第1實(shí)施方式相同，實(shí)施 圖10 圖13的工序。 這樣通過(guò)在以與氮化硅膜5的選擇比小的蝕刻條件下降低埋入絕緣膜8的高度， 具有氮化硅膜和浮置柵4的特別是角部被蝕刻而圓化的效果(參照?qǐng)D8)。作為選擇比小的 蝕刻條件，例如有使RIE中所使用的C4F8的流量比減小的方法。并且，如果浮置柵4的曲率半徑r是第2柵絕緣膜9的膜厚d的1/2或是其1/2以上(r/d > 0. 5)，則施加到角部的電 場(chǎng)下降，尤其是在大于等于1的情況下能夠急劇地降低第2柵絕緣膜9的泄漏電流。
進(jìn)一步，與通過(guò)改變后氧化膜13形成方法增大浮置柵4的曲率半徑的現(xiàn)有技術(shù)不 同，在第2實(shí)施方式中也與圖16相同，僅在與浮置柵4的位線垂直的方向的剖面(B-B'剖 面圖)使角圓化，在與字線垂直的方向的剖面(A-A'剖面圖)的剖面不使角圓化。因此，與 基于后氧化的柵圓化的情況相比，更能夠抑制第2柵絕緣膜9的電容量降低即耦合比降低。
在圖17(a)說(shuō)明本實(shí)施方式的柵結(jié)構(gòu)和已往的柵結(jié)構(gòu)的泄漏電流的比較。橫軸是 第2柵絕緣膜9的氧化膜換算膜厚、縱軸是在控制柵10和浮置柵4之間施力14V時(shí)流過(guò)第 2柵絕緣膜9的泄漏電流密度(A/cm2)。圖17(a)中被標(biāo)記為(b)的曲線，表示如圖17(b) 所示的第1柵電極4的上部角部被圓化的本發(fā)明的柵結(jié)構(gòu)，被標(biāo)記為(c)的曲線，表示如圖 17(c)所示的第l柵電極4'的上部角部是銳角的比較例的柵結(jié)構(gòu)。通過(guò)采用本實(shí)施方式的 結(jié)構(gòu)，能夠使泄漏電流降低一個(gè)數(shù)量級(jí)。 在第1和第2實(shí)施方式中，對(duì)浮置柵的上部角部的泄漏電流的抑制進(jìn)行了敘述，但 在層積柵結(jié)構(gòu)中，泄漏電流并不限于角部，在平坦部的凹凸上也產(chǎn)生同樣的問(wèn)題。另外，角 部如果微觀地看，有時(shí)也由多個(gè)凹凸構(gòu)成。第三實(shí)施方式及其后的實(shí)施方式，對(duì)抑制這樣的 問(wèn)題的技術(shù)進(jìn)行敘述。
(第3實(shí)施方式) 在圖18、19重新表示了非易失性半導(dǎo)體存儲(chǔ)裝置的剖面。圖18是圖16中所言及 的沿著與位線垂直的方向的剖面圖(B-B'剖面圖)，圖19是沿著與字線垂直的方向的剖面 圖(A-A'剖面圖)。在這里圖18表示在浮置柵4上接有電極間絕緣膜9的部位，電極間絕 緣膜9不是平面而是被三維化為剖面呈倒U字型，并使層積柵電極間的電容量增加。如果 象這樣進(jìn)行三維化，則浮置柵4的凸部連接?xùn)烹姌O間絕緣膜，變得存在角部C。圖20(b)示 意地表示了該角(凸)部。設(shè)曲率半徑為r，電極間絕緣膜9的膜厚(氧化硅膜換算厚度) 為d，把研究的與流過(guò)電極間絕緣膜的泄漏電流密度的關(guān)系在圖20(a)進(jìn)行表示。而且，該 樣品的柵長(zhǎng)度L是90nm。 在圖20 (a)中，橫軸是r (nm) /d (nm)，縱軸是在控制柵10和浮置柵4之間施加-12V 時(shí)流過(guò)電極間絕緣膜9的泄漏電流密度(A/cm2)。通過(guò)使浮置柵蝕刻時(shí)的RIE的條件變化、 進(jìn)一步調(diào)整RIE時(shí)的掩模材料的膜厚等，改變曲率半徑。由圖20(a)可知，如果r/d變得比 1小，則耐泄漏性漸漸劣化。其原因是如果曲率半徑變小、電場(chǎng)集中于角端部，則柵電極間 絕緣膜的電子的隧穿概率變高。雖然曲率半徑大到某種程度有利于泄漏，但作為其目標(biāo)，如 與前述的圖14相關(guān)聯(lián)地所說(shuō)明的那樣，只要r/d大于等于0. 5 (優(yōu)選r/d大于等于1)即有 效。 現(xiàn)狀是在多數(shù)情況下采用14 16nm的電極間絕緣膜厚d。此時(shí)，為了使r/d大于 等于1， r也必須大于等于14nm。今后，隨著單元尺寸變小，三維結(jié)構(gòu)的浮置柵電極形狀的 平坦部面積也變小。該r/d值的控制變得非常重要。 圖21，橫軸是位線方向的柵寬度W(nm)，縱軸是在控制柵10和浮置柵4之間施 加-12V時(shí)流過(guò)電極間絕緣膜9的泄漏電流密度(A/cm2)。柵絕緣膜的厚度以氧化硅膜換 算(EOT)為14nm。在r/d = 0. 1 0. 2的情況下，電極上面的角部非常尖，如果柵寬度變 窄則泄漏電流急劇增加。對(duì)此，在r/d 1. 25的情況下，隨著柵寬度變小泄漏電流緩慢增加。曲率半徑和電容器表面積是從TEM圖像的分析算出的，雖然含有若干誤差，但定性的動(dòng) 作還是表現(xiàn)出來(lái)。 在角部尖的情況下，隨著柵寬度減少泄漏電流增大，其在小于等于90nm的情況下 變得顯著。雖然泄漏電流的主要通路是角部，但柵寬度W大時(shí)，由于電極面積大，作為把泄 漏電流用電容器面積除的電流密度，表現(xiàn)為低值。 對(duì)此如果柵寬度W變小，則電流密度增加。在柵寬度W小的情況下，泄漏電流幾乎 全都在角部流動(dòng)。因此，在柵長(zhǎng)度小于等于90nm時(shí)，使r/d^ 1的效果非常大。
在這里，浮置柵電極經(jīng)常采用多晶硅，在該多晶硅表面具有細(xì)的凹凸，也存在曲率 半徑非常小的凸部。該凸部也成為耐泄漏性劣化的主要原因。但是該凹凸對(duì)耐泄漏性劣化 的影響比圖18的角部C小。 圖22表示向浮置柵電極4的角部和多晶硅表面的凹凸部的電場(chǎng)集中的示意圖 (利用虛線表示電力線20)。相對(duì)于上部的控制柵電極10附近的電力線密度即電場(chǎng)相同， 特別地向角部集中的電力線的密度大。對(duì)此，在多晶硅表面，由于電力線不向一個(gè)凸部集 中，所以難以發(fā)生局部的電場(chǎng)集中?？梢哉f(shuō)電場(chǎng)集中的程度在電極角部和表面凹凸部是不 同的。 然后，圖23表示電極間絕緣膜膜厚(氧化硅膜換算膜厚)d與多晶硅表面的粗糙 度PV(峰到谷Peak to Valley)的比率和泄漏電流密度的關(guān)系。橫軸是d(nm)/PV(nm)， 縱軸是J-V特性中的-12V處的泄漏電流密度(A/cm2)。而且，此時(shí)位線方向的柵長(zhǎng)度L是 90nm。改變向多晶硅表面的堿洗時(shí)間來(lái)形成PV值不同的多晶硅表面。由圖可知，在d/PV 小于等于2時(shí)，泄漏電流密度急劇上升。浮置柵電極的表面角部，由于特別在該部分發(fā)生電 場(chǎng)集中，所以相對(duì)于表面粗糙度變化耐泄漏性敏感地變化。可以說(shuō)在角部控制表面粗糙度， 對(duì)提高耐泄漏性非常重要。在使r/d大于等于1的狀態(tài)下，通過(guò)使d/PV大于等于2，耐泄漏 性劣化被抑制到最小限。 進(jìn)一步，在構(gòu)成角部的多晶硅的結(jié)晶粒中，如果設(shè)成為凸的部位的曲率為r'，則通 過(guò)使該曲率r'/d^ l而不產(chǎn)生耐泄漏性劣化。設(shè)r'/d的部位是最接近上部電極的凸部的 頂端形狀。而且曲率半徑r'的控制，通過(guò)首先在表面進(jìn)行基氧化，把凸部平坦化，增大r'。 充分滿足最接近上部電極的凸部的r' /d > 1。進(jìn)一步在浮置柵電極加工時(shí)的反應(yīng)離子蝕 刻處理中，也能夠?qū)崿F(xiàn)角部圓化、r' /d > 1。 而且，在這里，現(xiàn)在的電極間絕緣膜厚d多數(shù)情況下采用14 16nm。此時(shí)，為了 使d/PV大于等于2，必須使PV值小于等于7 8nm。雖然通常在浮置柵上使用多晶硅，但 經(jīng)過(guò)各種各樣的熱工序后，其表面形貌變糙，PV值通常大于等于7nm。需要減少多晶硅表面 粗糙度的手段。 因此，在圖24 圖29中說(shuō)明r/d大于等于1、d/PV小于等于2的非易失性半導(dǎo)體 存儲(chǔ)裝置的形成方法。這些圖是與字線垂直的方向的剖面圖(沿著圖1的A-A'線的剖面 圖)。為了容易理解，與第1實(shí)施方式相同的部分賦予相同符號(hào)。 首先，在硅基板1上采用熱氧化法形成氧化硅膜2 (圖24)。利用NH3氣體進(jìn)行氮 化使該氧化硅膜2成為氧氮化硅膜3 (圖25)。在該氧氮化硅膜3上利用CVD法形成作為雜 質(zhì)添加了磷的非晶質(zhì)硅膜4。該非晶質(zhì)硅膜4在后面的熱工序進(jìn)行結(jié)晶，成為作為電荷存儲(chǔ) 層的浮置柵多晶硅電極。
而且在為了平坦化而多結(jié)晶化非晶質(zhì)硅膜4時(shí)，進(jìn)行以下的處理。對(duì)非晶質(zhì)硅膜 4，在40(TC的氧基氛圍下形成氧化硅膜之后，實(shí)施約90(TC的熱工序。該低溫基氧化對(duì)抑制 表面粗糙度的增加非常有用。 形成氧化硅膜，用于防止硅中的摻雜劑向外方擴(kuò)散，并且能夠防止后面的90(TC的 熱工序的表面硅原子的遷移，抑制表面變糙。在40(TC的氧化中，硅保持非晶質(zhì)不變。通 過(guò)使該硅處于非晶質(zhì)的狀態(tài)，針對(duì)表面進(jìn)行基氧化處理，其后使其結(jié)晶化，能夠抑制表面粗 糙，是新的見解。氧化溫度只要是小于等于非晶質(zhì)硅尚不結(jié)晶化的55(TC即可，接下來(lái)的結(jié) 晶化熱處理工序，只要是大于等于70(TC即可。 進(jìn)一步，通過(guò)90(TC的熱工序，結(jié)晶粒的生長(zhǎng)充分地進(jìn)行，在比這些工序更靠后的 熱工序中看不到明顯的結(jié)晶粒生長(zhǎng)。而且，在本實(shí)施方式中，在形成氧化硅膜時(shí)，利用了采 用基氧化物質(zhì)的氧化。對(duì)此，在分子狀氧的氧化處理的情況下，發(fā)生由多晶硅中的摻雜劑濃 度不均勻引起的局部的氧化率的差，表面反而變糙。 最后，利用氟酸剝離在浮置柵多晶硅膜4的表面利用基氧化形成的氧化硅膜。而 且氟酸藥液也成為使多晶硅表面變糙的主要原因。雖然氟酸藥液或超純水等是在洗凈處理 中使用的藥液，但由于液中的OH離子，硅表面被蝕刻。由于該蝕刻率因面方位而不同，所以 通過(guò)僅進(jìn)行氧化膜剝離的洗凈處理，多晶硅表面的粗糙度增加。因此為了抑制藥液處理時(shí) 的表面變糙，需要使用OH量盡量少的低pH的溶液。例如，氧化膜剝離時(shí)，采用稀氟酸和鹽 酸的混合溶液，進(jìn)一步縮短純水洗凈處理時(shí)間。 以上，通過(guò)使用于浮置柵的多晶硅的結(jié)晶粒尺寸穩(wěn)定化、采用盡可能不使表面變 糙的洗凈等，能夠使PV小于等于7 8nm。 然后，在多晶硅膜4之上形成成為電極間絕緣膜的第2柵絕緣膜9。第2柵絕緣膜 9可以包括氧化硅膜、氮化硅膜、氧氮化硅膜、包括Al、 Hf 、 Zr、 La的至少一種的金屬氧化物 薄膜，包括A1、 Hf、 Zr、 La中的至少一種的金屬氧氮化物膜，以上的薄膜中的任意一個(gè)單層 膜、或包含大于等于2個(gè)所述薄膜的層積結(jié)構(gòu)。在該第2柵絕緣膜9上利用LPCVD法形成 作為雜質(zhì)添加有磷的多晶硅膜10。該多晶硅膜10是后來(lái)作為控制柵電極而發(fā)揮作用的柵 多晶硅。在該柵多晶硅膜10上采用LPCVD法形成氮化硅膜11 (圖26)。進(jìn)一步在氮化硅膜 11上涂敷光刻膠12。采用光刻法加工成所期望的圖案(圖27)，然后除去光刻膠12。以氮 化硅膜11為掩模依次在垂直方向蝕刻控制柵多晶硅膜10、浮置柵絕緣膜9和浮置柵多晶硅 膜4(圖28)。進(jìn)一步利用離子注入把磷(P)注入到硅基板內(nèi)以形成源、漏，通過(guò)熱退火活性 化來(lái)形成非易失性半導(dǎo)體存儲(chǔ)裝置(圖29)。 通過(guò)如上形成層積柵電極，控制浮置柵電極的表面形貌，提高浮置柵絕緣膜的耐 泄漏性，顯著提高電可靠性。 以上通過(guò)實(shí)施方式說(shuō)明了本發(fā)明，根據(jù)本發(fā)明，抑制通過(guò)第2柵絕緣膜(電極間絕 緣膜)的泄漏電流并提高了電可靠性。另外，本發(fā)明并不限于上述的實(shí)施方式。例如，雖然 在第1實(shí)施方式中以NAND閃速存儲(chǔ)器為例進(jìn)行了說(shuō)明，例如也可以適用于在浮置柵中使用 了作為電荷蓄積層的氮化硅膜的MONOS等。 進(jìn)一步，本發(fā)明并不局限于實(shí)施實(shí)施方式原樣，而是在實(shí)施階段在不脫離其主旨 的范圍內(nèi)對(duì)構(gòu)成要素進(jìn)行變形而具體化。另外，通過(guò)適當(dāng)組合上述實(shí)施方式所述的多個(gè)構(gòu) 成要素，能夠形成多種發(fā)明。例如，也可以從實(shí)施方式所示的全部構(gòu)成要素中刪除幾個(gè)構(gòu)成要素。進(jìn)一步，也可以適當(dāng)組合不同的實(shí)施方式中的構(gòu)成要素。
權(quán)利要求
一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備半導(dǎo)體基板；在所述半導(dǎo)體基板上形成為行列狀的多個(gè)存儲(chǔ)器單元；選擇性地連接于同一列方向的所述多個(gè)存儲(chǔ)器單元的多個(gè)位線；以及連接于同一行方向的所述多個(gè)存儲(chǔ)器單元的多個(gè)字線；其中，所述多個(gè)存儲(chǔ)器單元的每一個(gè)，具備形成于所述半導(dǎo)體基板上的第1柵絕緣膜；形成于所述第1柵絕緣膜上的電荷存儲(chǔ)層；形成于所述電荷存儲(chǔ)層上的第2柵絕緣膜；以及形成于所述第2柵絕緣膜上的控制電極；其中，在沿著與所述位線垂直的方向的剖面，在設(shè)所述電荷存儲(chǔ)層的上部角部或者表面凸部的曲率半徑為r、所述第2柵絕緣膜的氧化膜換算厚度為d時(shí)，r/d大于等于0.5。
2. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述第2柵絕緣膜的氧化硅膜換算厚度為d和從所述電荷存儲(chǔ)層的所述表面凸部的頂部到底部的距離PV的比率d/PV大于等于2。
3. 根據(jù)權(quán)利要求1或2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于所述第2柵絕緣膜包括由氧化硅膜、氮化硅膜、氧氮化硅膜、和包括Al、Hf、Zr、La的至少一種的金屬氧化物膜構(gòu)成的膜組中的任意一個(gè)膜或者包含大于等于2個(gè)所述膜的層積結(jié)構(gòu)。
全文摘要
本發(fā)明的目的是提供一種能夠抑制通過(guò)柵電極間絕緣膜的泄漏電流，提高電可靠性的非易失性半導(dǎo)體存儲(chǔ)裝置。具備在半導(dǎo)體基板上形成為行列狀的多個(gè)存儲(chǔ)器單元；選擇性地連接于同一列方向的多個(gè)存儲(chǔ)器單元的多個(gè)位線；連接于同一行方向的多個(gè)存儲(chǔ)器單元的多個(gè)字線；各存儲(chǔ)器單元具備依次形成于半導(dǎo)體基板上的第1柵絕緣膜，電荷存儲(chǔ)層，第2柵絕緣膜，控制電極，和沿著與電荷存儲(chǔ)層相對(duì)的側(cè)面，在所述硅基板上面形成的1對(duì)雜質(zhì)注入層，其中，在沿著與位線垂直的剖面，在設(shè)電荷存儲(chǔ)層的上部角部或者表面凸部的曲率半徑為r、第2柵絕緣膜的氧化硅膜換算厚度為d時(shí)，r/d大于等于0.5。
文檔編號(hào)H01L27/115GK101714561SQ20091022485
公開日2010年5月26日 申請(qǐng)日期2007年7月17日 優(yōu)先權(quán)日2006年7月19日
發(fā)明者佐藤敦祥, 竹內(nèi)和歌子, 赤堀浩史 申請(qǐng)人:株式會(huì)社東芝