專利名稱：芯片的封裝結(jié)構(gòu)及其封裝方法
技術領域：
本發(fā)明有關一種芯片重新配置的封裝方法，特別是有關利用芯片容置架來進行 芯片重新配置的封裝方法。
背景技術：
半導體的技術已經(jīng)發(fā)展的相當?shù)难杆?，因此微型化的半導體晶粒(Dice)即芯片 (chip)必須具有多樣化的功能的需求，使得半導體芯片必須要在很小的區(qū)域中配置 更多的輸入/輸出墊(I/Opads)，因而使得金屬接腳(pins)的密度也快速的提高了。因 此，早期的導線架封裝技術己經(jīng)不適合高密度的金屬接腳；故發(fā)展出一種球陣列 (Ball Gnd Array: BGA)的封裝技術，球陣列封裝除了有比導線架封裝更高密度的優(yōu) 點外，其錫球也比較不容易損害與變形。
隨著3C產(chǎn)品的流行，例如移動電話(Cell Phone)、個人數(shù)字助理(PDA) 或是iPod等，都必須要將許多復雜的系統(tǒng)芯片放入一個非常小的空間中，因此為 解決此一問題， 一種稱為"晶片級封裝(wafer level package; WLP)"的封裝技術 已經(jīng)發(fā)展出來，其可以在切割晶片成為一顆顆的晶粒即芯片之前，就先對晶片進行 封裝。美國專利公告第5,323,051號專利即揭露了這種"晶片級封裝"技術。然而， 這種"晶片級封裝"技術隨著芯片主動面上的焊墊(pads)數(shù)目的增加，使得焊墊(pads) 的間距過小，除了會導致信號耦合或信號干擾的問題外，也會因為焊墊間距過小而 造成封裝的可靠度降低等問題。因此，當芯片再更進一步的縮小后，使得前述的封 裝技術都無法滿足。
為解決此一問題，美國專利公告第7,196,408號已揭露了一種將完成半導體工 藝的晶片，經(jīng)過測試及切割后，將測試結(jié)果為良好的晶粒(good die)或芯片重新 放置于另一個基板之上，然后再進行封裝工序，如此，使得這些被重新放置的芯片 間具有較寬的間距，故可以將芯片上的焊墊適當?shù)姆峙洌缡褂孟蛲庋由?fan out)技術，因此可以有效解決因間距過小，除了會導致信號耦合或信號干擾的問 題。
然而，為使半導體芯片能夠有較小及較薄的封裝結(jié)構(gòu)，在進行晶片切割前，會先對晶片進行薄化處理，例如以背磨(backside lapping)方式將晶片薄化至2~20mil， 然后再切割成一顆顆的晶粒即芯片。此一經(jīng)過薄化處理的芯片，經(jīng)過重新配置在另 一基板上，再以注模方式將多個芯片形成一封裝體；由于芯片很薄，使得封裝體也 是非常的薄，故當封裝體脫離基板之后，封裝體本身的應力會使得封裝體產(chǎn)生翹曲， 增加后續(xù)進行切割工序的困難。
另外，在晶片切割之后，重新配置在另一個載板時，由于新的載板的尺寸較原 來的尺寸為大，因此在后續(xù)植球工序中，會無法對準，其封裝結(jié)構(gòu)可靠度降低。
此外，在整個封裝的過程中，還會產(chǎn)生植球時，制造設備會對芯片產(chǎn)生局部過 大的壓力，而可能損傷芯片的問題；同時，也可能因為植球的材料造成與芯片上的 焊墊間的電阻值變大，而影響芯片的性能等問題。

發(fā)明內(nèi)容
有鑒于發(fā)明背景中所述的植球?qū)室约胺庋b體翹曲的問題，本發(fā)明提供一種利 用晶片對準標志的芯片重新配置的封裝結(jié)構(gòu)及其方法，來將多個芯片重新進行配置 并進行封裝的方法。
本發(fā)明的另一主要目的在提供一種在芯片重新配置的封裝方法，是將不同尺寸 大小及功能的芯片重新配置在一載板上的封裝方法。
此外，本發(fā)明還有一主要目的在提供一種芯片重新配置的封裝方法，其可以將 12吋晶片所切割出來的芯片重新配置于芯片容置架上，如此可以有效運用8吋晶 片的即有的封裝設備，而無需重新設立12吋晶片的封裝設備，可以降低12吋晶片 的封裝成本。
本發(fā)明的再一主要目的在提供一種芯片重新配置的封裝方法，使得進行封裝的 芯片都是"已知是功能正常的芯片"(Known good die)，可以節(jié)省封裝材料，故也 可以降低工藝的成本。
本發(fā)明的又一目的，是通過芯片容置架的芯片容置區(qū)來重新置放芯片，可以由 芯片容置區(qū)的相對位置來提高芯片重新配置時的準確性。
根據(jù)以上所述，本發(fā)明揭露一種芯片封裝結(jié)構(gòu)的封裝方法，包括:提供一晶片， 具有一上表面及一背面，且晶片上配置有多個芯片，且每一顆芯片上具有多個焊墊; 形成一第一保護層在晶片的上表面，并覆蓋住每一顆芯片上的多個焊墊；切割晶片 以得到多個芯片；提供一芯片容置架，芯片容置架的正面配置有一粘著層；取放每 一顆芯片至芯片容置架上，是將每一顆芯片的背面朝下通過粘著層貼附在芯片容置架正面上；形成一高分子材料層在芯片容置架及具有第一保護層的多個芯片上；覆 蓋一模具裝置，用以平坦化高分子材料層，使得高分子材料層充滿在具有第一保護 層的多個芯片之間，并包覆住每一顆芯片及芯片容置架；脫離模具裝置，用以曝露 出每一顆芯片上的第一保護層的一表面以形成一封裝體；移除第一保護層以曝露出 每一顆芯片上的多個焊墊，使得高分子材料層的高度大于每一顆芯片的高度；形成 圖案化的第二保護層，以覆蓋每一顆芯片的主動面以及部份高分子材料層，且曝露 出多個芯片的多個焊墊；形成多條扇出的圖案化的金屬線段，且多條扇出的圖案化 的金屬線段的一端與曝露出的多個焊墊電性連接；形成圖案化的第三保護層，以覆 蓋每一顆芯片的主動面及每一條圖案化的金屬線段，并曝露出每一條圖案化的金屬 線段的向外側(cè)延伸的一扇出結(jié)構(gòu)的部份表面；形成多個圖案化的UBM層在每一條 圖案的金屬線段的向外側(cè)延伸的扇出結(jié)構(gòu)的部份表面上，且與多條圖案化的金屬線 段電性連接；形成多個導電元件，是將多個導電元件通過多個圖案化的UBM層與 多條圖案化的金屬線段電性連接；以及切割封裝體，以形成多個各自獨立完成封裝 的芯片。
根據(jù)以上的封裝方法，本發(fā)明還揭露一種芯片的封裝結(jié)構(gòu)，包括:一芯片容置 架，具有一芯片容置區(qū)且其芯片容置區(qū)的正面上配置有一粘著層； 一芯片，其一主 動面上配置有多個焊墊及一背面是形成在芯片容置架的粘著層上； 一封裝體，其環(huán) 覆于具有芯片的芯片容置架以曝露出芯片的主動面上的多個焊墊，且封裝體的高度 大于芯片的高度；多條圖案化的金屬線段的一端與多個焊墊電性連接，另一端以外 側(cè)延伸并覆蓋于封裝體的一表面上；多個圖案化的保護層，其覆蓋于多條圖案化的 金屬線段且曝露出多個圖案化的金屬線段的向芯片的主動面外側(cè)延伸的一扇出結(jié) 構(gòu)的部份表面；形成多個UBM層在每一條圖案化的金屬線段的向外側(cè)延伸的扇出 結(jié)構(gòu)的部份表面上，且與多條圖案化的金屬線段電性連接；及多個導電元件，通過 UBM層與多個圖案化的金屬線段電性連接。


為使對本發(fā)明的目的、構(gòu)造、特征、及其功能有進一步的了解，下面將配合附
圖對本發(fā)明的較佳實施例進行詳細說明，其中
圖1是根據(jù)本發(fā)明所揭露的技術，表示一晶片上配置有多個芯片的示意圖； 圖2是根據(jù)本發(fā)明所揭露的技術，表示在晶片的上表面之上形成一第一保護層
的示意圖；圖3A及圖3B是根據(jù)本發(fā)明所揭露的技術，表示芯片容置架的示意圖4A及圖4B是根據(jù)本發(fā)明所揭露的技術，表示晶片切割得到多個芯片并重
新分配至芯片容置架上的示意圖5是表示圖4A或圖4B的具有多個芯片的芯片容置架的截面示意圖6是根據(jù)本發(fā)明所揭露的技術，表示在芯片上形成高分子材料層的示意圖7是根據(jù)本發(fā)明所揭露的技術，表示將高分子材料層平坦化的示意圖8是根據(jù)本發(fā)明所揭露的技術，表示將第一保護層移除以曝露出每一顆芯片
的主動面的示意圖9是根據(jù)本發(fā)明所揭露的技術，表示形成一第二保護層以覆蓋住每一顆芯片
的主動面及部份高分子材料層的示意圖10是根據(jù)本發(fā)明所揭露的技術 在每一顆芯片的焊墊的示意圖11是根據(jù)本發(fā)明所揭露的技術 墊上的示意圖12是根據(jù)本發(fā)明所揭露的技術 示意圖13是根據(jù)本發(fā)明所揭露的技術 圖案化的金屬線段的示意圖14是根據(jù)本發(fā)明所揭露的技術 金屬線段的向外延伸的表面的示意圖15是根據(jù)本發(fā)明所揭露的技術 面上形成UBM層的示意圖16是根據(jù)本發(fā)明所揭露的技術，表示形成多個導電元件在多個圖案化的 UBM層上以形成多芯片模塊化的封裝結(jié)構(gòu)的示意圖；及
圖17是根據(jù)本發(fā)明所揭露的技術，表示單一芯片的封裝結(jié)構(gòu)的示意圖。
具體實施例方式
本發(fā)明在此所探討的方向為一種芯片重新配置的封裝方法，將多個芯片重新配 置于另一基板上，然后進行封裝的方法。為了能徹底地了解本發(fā)明，將在下列的描 述中提出詳盡的步驟及其組成。顯然地，本發(fā)明的施行并未限定芯片堆迭的方式的 為本領域技術人員所熟悉的特殊細節(jié)。另一方面，眾所周知的芯片形成方式以及芯
，表示在第二保護層上形成多個開口以曝露 ，表示形成金屬層以覆蓋在每一顆芯片的焊 ，表示形成多條扇出的圖案化的金屬線段的 ，表示形成一第三保護層以覆蓋多條扇出的 ，表示形成多個開口以曝露的多條圖案化的 ，表示在曝露的多條圖案化的金屬線段的表片薄化等后段工序的詳細步驟并未描述于細節(jié)中，以避免造成本發(fā)明不必要的限 制。然而，對于本發(fā)明的較佳實施例，則會詳細描述如下，然而除了這些詳細描述 之外，本發(fā)明還可以廣泛地施行在其他的實施例中，且本發(fā)明的范圍不受限定，其 以之后的權利要求所限定的專利范圍為準。
在現(xiàn)代的半導體封裝工藝中，均是將一個已經(jīng)完成前段工序(FrontEnd Process) 的晶片(wafer)先進行薄化處理(Th腿ing Process)，例如將芯片的厚度研磨至2~20 mil之間；然后，進行晶片的切割(sawingprocess)以形成一顆顆的晶粒即芯片110; 然后，使用取放裝置(pick and place)將一顆顆的芯片逐一放置于另一個基板上。 很明顯地，基板上的芯片間隔區(qū)域比芯片大，因此，可以使得這些被重新放置的芯 片間具有較寬的間距，故可以將芯片上的焊墊適當?shù)姆峙洹?br> 首先，如圖1所示，是表示一晶片IO配置有多個芯片110的俯視圖，且每一 顆芯片110上具有多個焊墊(未在圖中表示)。接著，圖2是表示在晶片上具有保護 層的一截面示意圖。如圖2所示，是于配置有多個芯片110的晶片IO的上表面， 且于每一顆芯片110的主動面上形成第一保護層20，例如光刻膠(photoresist)層，以 覆蓋每一顆芯片110的主動面。接下來，圖3A及圖3B是分別表示用以重新配置 芯片的芯片容置架的示意圖。此芯片容置架30是一網(wǎng)狀結(jié)構(gòu)的框架且具有多個相 同大小的芯片容置區(qū)301，相鄰的每一個芯片容置區(qū)301之間利用多個線架314彼 此相連接，其連接的方式可以是將芯片容置區(qū)301的四個角與鄰近的其他芯片容置 區(qū)301的四個角以多個線架314連接，使得相鄰的芯片容置區(qū)301可以彼此連接， 且在相鄰的芯片容置區(qū)301之間有一空隙，如圖3A或圖3B所表示的矩形空隙312， 其矩形空隙312可以是菱形、正方形等，但在本發(fā)明的實施例中并沒有任何限制。
接著，圖4A及圖4B是分別表示將多個具有第一保護層的芯片配置在芯片容 置區(qū)塊的示意圖。如圖4A及圖4B所示，是將第一保護層20覆蓋在晶片10的主 動面之上；接著，將具有第一保護層20的晶片10切割成多顆具有第一保護層的芯 片IIO,然后將每一顆具有第一保護層20的芯片110的主動面朝上；接著，使用取 放裝置(未于圖中顯示)由主動面將每一顆芯片110吸起并放置于芯片容置架30 的芯片容置區(qū)301上；由于，每一顆芯片30的主動面上均配置有多個焊墊112，因 此，取放裝置可以直接識別出每一顆芯片110其主動面上的焊墊112位置；當取放 裝置要將芯片110放置于芯片容置架30的芯片容置區(qū)301上時，可以再通過芯片 容置區(qū)301上的參考點(未于圖中顯示)以及芯片容置架30的相對位置，將每一 顆芯片110精確地放置于芯片容置架30上的多個芯片容置區(qū)301內(nèi)。因此，當多個芯片110重新配置在芯片容置架30上時，就可以將芯片110準確地放置于芯片
容置架30上；另外，通過芯片容置區(qū)301來重新置放多個芯片110，可以由芯片容 置區(qū)301的相對位置來提高芯片重新配置時的準確性。接著，如圖5所示，是根據(jù) 圖4A及圖4B的AA線段，表示具有第一保護層20的多個芯片110以背面朝下置 放在芯片容置架30上。
此外，在本實施例中，在芯片容置架30上還包含一粘著層(未在圖中表示)， 其目的是當芯片110置放至芯片容置架30上的多個芯片容置區(qū)301上時，可以使 芯片110的背面固接在芯片容置區(qū)301上，且此粘著層的材料為具有彈性的粘著材 料，其可自下列族群中選出硅橡膠(silicone rubber)、硅樹脂(silicone resin)、 彈性PU、多孔PU、丙烯酸橡膠(acrylic rubber)及芯片切割膠。
接下來，請參考圖6，是于芯片容置架30及部份芯片110的主動面上涂布一 高分子材料層40，并且使用一模具裝置500將高分子材料層40壓平，以使得高分 子材料層40形成一平坦化的表面，使得高分子材料層40包覆每一顆芯片IIO并填 滿于每一顆芯片IIO之間以形成一封裝體。在本實施例中，高分子材料層40可以 是硅膠、環(huán)氧樹脂、丙烯酸(acrylic)、及苯環(huán)丁烯(BCB)等材料。
接著，可以選擇性地對平坦化的高分子材料層40進行一烘烤程序，使高分子 材料層40固化。再接著，進行脫模程序，將模具裝置500與固化后的高分子材料 層40分離，以裸露出平坦的高分子材料層40的表面，如圖7所示。然后，可以選 擇性地使用切割刀(未在圖中表示)，在高分子材料層40的表面上形成多條切割道 或割道600，其中每一條切割道600的深度為0.5~1密爾(mil),而切割道600的寬度 則為5至25微米。在一較佳實施例中，切割道600可以是相互垂直交錯，并且可 以作為實際切割芯片時的參考線。
接著，請參考圖8，是利用半導體工藝，例如，顯影及蝕刻，是在高分子材料 層40上形成一圖案化光刻膠層(未在圖中表示)；接著，蝕刻以移除在每一顆芯片 110的主動面上的第一保護層20以曝露出每一顆芯片110的主動面，同時使得環(huán)覆 于每一顆芯片110的高分子材料層40的高度大于每一顆芯片110的高度。
然后，請參考圖9，是形成一圖案化的第二保護層50以覆蓋在每一顆芯片110 的主動面以及部份高分子材料層40的表面，并曝露出每一顆芯片110的主動面上 的多個焊墊112;其步驟包括是利用半導體工藝，先形成一圖案化的光刻膠層(未 在圖中表示)在第二保護層50上；蝕刻以移除部份第二保護層50以形成多個開口 (opening),并曝露出每一顆芯片110的主動面上的多個焊墊112，如圖10所示。緊接著，圖11至圖12，是表示在封裝體上形成多條扇出的圖案化的金屬線段
60的截面示意圖。在確定每一顆芯片110的多個焊墊112的位置之后，即可使用傳 統(tǒng)的重布線工藝(Redistribution Layer; RDL)于每一顆芯片110所曝露的多個焊墊 112上，形成多條扇出的圖案化的金屬線段60，其中每一條圖案化的金屬線段60 的一端與焊墊i12電性連接，及部份多條圖案化的金屬線段60的另一端是以扇出 方式形成在高分子材料層40上。在此，金屬線段60的形成步驟包括:先形成一金 屬層60在第二保護層50上且填滿所曝露的焊墊112;形成一圖案化的光刻膠層(未 在圖中表示)在金屬層上60;蝕刻以移除部份金屬層60，以形成多條扇出的圖案化 的金屬線段60，如圖12所示；其中部份圖案化的金屬線段60的一端電性連接多 個芯片110的主動面的多個焊墊112，部份多個圖案化的金屬線段60的另一端是以 扇出方式形成在高分子材料層40上。
接著，參考圖13，是利用半導體工藝，于多條扇出的圖案化的金屬線段60上 形成一圖案化的第三保護層70，以覆蓋每一顆芯片110的主動面及每一條扇出的 圖案化的金屬線段60;接著，于每一條金屬線段60的另一端上形成多個開口 (opening)以曝露出每一條扇出的圖案化的金屬線段60的另一端的一表面，如圖 14所示；其中，形成圖案化的第三保護層的步驟包括:利用半導體工藝，先形成一 第三保護層，例如光刻膠層，以覆蓋多條圖案化的金屬線段60;接著，利用微影 及蝕刻，形成一圖案化的光刻膠層(未在圖中表示)在第三保護層上；蝕刻以移除部 份第三保護層，以形成一圖案化的第三保護層70，并曝露出每一條扇出的圖案化 的金屬線段60的另一端的一表面。
接著，參考圖15，是表示在曝露出的每一條扇出的圖案化的金屬線段的另一 端的表面上形成多條UBM金屬層的示意圖。如圖15所示，是在曝露出的每一條 扇出的圖案化的金屬線段60的另一端的表面上，以濺鍍(sputtering)的方式形成一 UBM層；接著，利用半導體工藝，例如顯影及蝕刻，是在UBM層上形成一圖案化 的光刻膠層(未在圖中表示)，然后，利用蝕刻以移除部份UBM層，以形成多條圖 案化的UBM層80在曝露出的每一條扇出的圖案化的金屬線段60的表面上，且與 多條圖案化的金屬線段60電性連接；在本實施例中的UBM層的材料可以是Ti/Ni。 接著，再利用半導體工藝，例如微影(photol他ogmphy)及蝕刻，將部份的UBM層80 移除只保留與多條金屬線段60電性連接的UBM層80。
最后，再于每一個UBM層80上形成多個導電元件90，以便作為芯片110對 外電性連接的接點，其中，此導電元件90可以是金屬凸塊(metal bump)或是錫球(solder ball)且可以通過多個圖案化的UBM層80與圖案化的金屬線段60電性連接。 然后，即可對封裝體進行最后的切割。在本實施例中，可以以多個芯片做為切割單 位，則形成一多芯片模塊化的封裝結(jié)構(gòu)，如圖16所示；另外，也可以以單顆芯片 做為切割單位，以形成一顆顆完成封裝工序的芯片，如圖17所示。
在此要強調(diào)的是，上述所形成的扇出結(jié)構(gòu)的金屬線段60并非僅限定于傳統(tǒng)的 重布線工藝，其只要能通過半導體工藝形成扇出結(jié)構(gòu)的方法，均為本發(fā)明的實施方 式；同時，使用半導體工藝形成扇出結(jié)構(gòu)的方法已為現(xiàn)有技術，故本發(fā)明不加以詳 細敘述，以避免產(chǎn)生不必要的限制。
且在上述實施例中，形成平坦化的高分子材料層40的方式可以選擇使用注模 方式(moldingprocess)來形成。此時，將一模具裝置500先覆蓋至芯片容置架30上， 此時，可以使模具裝置500與芯片110之間保持一空間，然后再進行注模工序，將 高分子材料層40，例如環(huán)氧樹脂模封材料(Epoxy Molding Compound; EMC)注入模具 裝置500與芯片110的空間中，使得高分子材料層40形成一平坦化的表面，以使 高分子材料層40包覆每一顆芯片110并填滿于芯片110之間且包覆住芯片容置架 30。由于，使用注模方式之后的制造過程與前述方式相同，故不再予以贅述。
雖然本發(fā)明以前述的較佳實施例揭露如上，然而其并非用以限定本發(fā)明，任何 熟悉本技術的人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作出種種等同的改變或 替換，因此本發(fā)明的專利保護范圍須視本說明書所附的本申請權利要求范圍所界定 的為準。
權利要求
1.一種芯片封裝結(jié)構(gòu)的封裝方法，包含提供一晶片，具有一上表面及一背面，該晶片上配置有多個芯片，且每一該芯片上具有多個焊墊；形成一第一保護層在該晶片的該上表面，并覆蓋住每一該芯片上的這些焊墊；切割該晶片，以得到這些芯片；提供一芯片容置架，具有多個芯片容置區(qū)，每一該芯片容置區(qū)之間是以多個線架彼此連接且相鄰的每一該芯片容置區(qū)之間具有一空隙，且每一該芯片容置區(qū)的一正面上配置有一粘著層；取放每一該芯片至該芯片容置架的這些芯片容置區(qū)上，是將每一芯片的該背面朝下通過該粘著層貼附在該芯片容置架的這些芯片容置區(qū)的該正面上；形成一高分子材料層在該芯片容置架上及具有該第一保護層的這些芯片上；覆蓋一模具裝置，用以平坦化該高分子材料層，使得該高分子材料層充滿在具有該第一保護層的這些芯片之間，并包覆住每一該芯片及該芯片容置架；脫離該模具裝置，用以曝露出在每一該芯片上的該第一保護層的一表面以形成一封裝體；移除該第一保護層以曝露出每一該芯片上的這些焊墊，使得該高分子材料層的高度大于每一該芯片的高度；形成一圖案化的第二保護層在曝露的每一該芯片的主動面上以覆蓋這些焊墊及部份該高分子材料層上；形成多個扇出的圖案化的金屬線段，這些扇出的圖案化的金屬線段的一端與這些焊墊電性連接及部份這些扇出的圖案化的金屬線段形成在部份該高分子材料層上；形成一圖案化的第三保護層，以覆蓋每一該芯片的該主動面及每一該扇出的圖案化的金屬線段，并曝露出每一該扇出的圖案化的金屬線段的另一端的一表面；形成多個圖案化的UBM層在每一該圖案的金屬線段的向外側(cè)延伸的扇出結(jié)構(gòu)的該表面上，且與這些圖案化的金屬線段電性連接；形成多個導電元件，是將這些導電元件通過這些圖案化的UBM層與這些圖案化的金屬線段電性連接；及切割該封裝體，以形成多個各自獨立的完成封裝的芯片。
2. 根據(jù)權利要求l所述的封裝方法，其特征在于該第一保護層為B-stage。
3. 根據(jù)權利要求1所述的封裝方法，其特征在于形成這些扇出的圖案化的金 屬線段包括形成一金屬層以覆蓋在該每一該芯片的該主動面的這些焊墊上及該高分子材 料層上；形成一圖案化的光刻膠層在該金屬層上；及移除部份該金屬層，以移除部份這些芯片的該主動面上的該金屬層，以形成這 些圖案化的金屬線段，其中部份這些圖案化的金屬線段的一端電性連接多個芯片的 該主動面上的這些焊墊，部份這些圖案化的金屬線段的另一端是以扇出方式形成在 該高分子材料層上。
4. 一種模塊化的多芯片封裝方法，包含提供一晶片，具有一上表面及一背面，且該晶片上配置有多個芯片，且每一該 芯片上具有多個焊墊；形成一第一保護層在該晶片的該上表面并覆蓋住每一該芯片上的這些焊墊； 切割該晶片，以得到這些芯片；提供一芯片容置架，具有多個芯片容置區(qū)，每一該芯片容置區(qū)之間是以多個線 架彼此連接且相鄰的每一該芯片容置區(qū)之間具有一空隙，且每一該芯片容置區(qū)的一 正面上配置有一粘著層；取放每一該芯片至該芯片容置架的這些芯片容置區(qū)上，是將每一芯片的該背面 朝下通過該粘著層貼附在該芯片容置架的這些芯片容置區(qū)該正面上；形成一高分子材料層在該芯片容置架上及具有該第一保護層的這些芯片上；覆蓋一模具裝置，用以平坦化該高分子材料層，使得該高分子材料層充滿在具 有該第一保護層的這些芯片之間，且包覆每一該芯片及該芯片容置架；脫離該模具裝置，用以曝露出在每一該芯片上的該第一保護層的一表面以形成 一封裝體；移除該第一保護層以曝露出每一該芯片上的這些焊墊，使得該高分子材料層的 高度大于每一該芯片的高度；形成一圖案化的第二保護層在曝露的每一該芯片的主動面上以覆蓋這些焊墊 及部份該高分子材料層上；形成多個扇出的圖案化的金屬線段，這些扇出的圖案化的金屬線段的一端與這些焊墊電性連接及部份這些扇出的圖案化的金屬線段形成在部份該高分子材料層 上；形成一圖案化的第三保護層，以覆蓋每一該芯片的該主動面及每一該扇出的圖 案化的金屬線段，并曝露出每一該扇出的圖案化的金屬線段的另一端的一表面；形成多個圖案化的UBM層在每一該圖案的金屬線段的向外側(cè)延伸的扇出結(jié)構(gòu) 的該表面上，且與這些圖案化的金屬線段電性連接；形成多個導電元件，是將這些導電元件通過這些圖案化的UBM層與這些圖案 化的金屬線段電性連接；及切割該封裝體，以形成多個模塊化的多芯片封裝結(jié)構(gòu)。
5. 根據(jù)權利要求4所述的封裝方法，其特征在于該第一保護層為B-stage。
6. 根據(jù)權利要求4所述的封裝方法，其特征在于形成這些扇出的金屬線段包括形成一金屬層以覆蓋在該每一該芯片的該主動面的這些焊墊上及該高分子材 料層上；形成一圖案化的光刻膠層在該金屬層上；及移除部份該金屬層，以移除部份這些芯片的該主動面上的該金屬層，以形成這 些圖案化的金屬線段，其中部份這些圖案化的金屬線段的一端電性連接多個芯片的 該主動面上的這些焊墊，部份這些圖案化的金屬線段的另一端是以扇出方式形成在 該高分子材料層上。
7. —種芯片的封裝結(jié)構(gòu)，包括一芯片容置架，具有多個芯片容置區(qū)，每一該芯片容置區(qū)之間是以多個線架彼 此連接且相鄰的每一該芯片容置區(qū)之間具有一空隙，且每一該芯片容置區(qū)的一正面 上配置有一粘著層；一芯片，其一主動面上配置有多個焊墊及一背面是形成在該芯片容置架的這些芯片容置區(qū)的該粘著層上；一封裝體，其環(huán)覆于具有該芯片的該芯片容置架以曝露出該芯片的該主動面上的這些焊墊，且該封裝體的高度大于該芯片的高度；多條圖案化的金屬線段，這些圖案化的金屬線段的一端與這些焊墊電性連接， 另一端以外側(cè)延伸并覆蓋于該封裝體的一表面上；多個圖案化的保護層，其覆蓋于這些圖案化的金屬線段且曝露出這些圖案化的 金屬線段的向該芯片的該主動面外側(cè)延伸的一扇出結(jié)構(gòu)的部份表面；多個圖案化的UBM層，其形成在每一該圖案的金屬線段的向外側(cè)延伸的扇出 結(jié)構(gòu)的該表面上，且與這些圖案化的金屬線段電性連接；及多個導電元件，電性連接至這些圖案化的金屬線段的已曝露的該扇出結(jié)構(gòu)的部 份表面上。
8. 根據(jù)權利要求7所述的封裝結(jié)構(gòu)，其特征在于該UBM層的材料為Ti/Ni。
9. 一種模塊化的多芯片封裝結(jié)構(gòu)，包括 一芯片容置架，具有多個芯片容置區(qū)，每一該芯片容置區(qū)之間是以多個線架彼 此連接且相鄰的每一該芯片容置區(qū)之間具有一空隙，且每一該芯片容置區(qū)的一正面 上配置有一粘著層；多個芯片，其一主動面上配置有多個焊墊及一背面是形成在該該芯片容置架的 這些芯片容置區(qū)的該粘著層上；一封裝體，其環(huán)覆于具有這些芯片的該芯片容置架以曝露出這些芯片的該主動 面上的這些焊墊，且該封裝體的高度大于每一該芯片的高度；多條圖案化的金屬線段，這些圖案化的金屬線段的一端與這些焊墊電性連接， 另一端以外側(cè)延伸并覆蓋于該封裝體的一表面上；多個圖案化的保護層，其覆蓋于這些圖案化的金屬線段且曝露出這些圖案化的 金屬線段的向這些芯片的該主動面外側(cè)延伸的一扇出結(jié)構(gòu)的部份表面；多個圖案化的UBM層，其形成在每一該圖案的金屬線段的向外側(cè)延伸的扇出 結(jié)構(gòu)的該表面上，且與這些圖案化的金屬線段電性連接；及多個導電元件，電性連接至這些圖案化的金屬線段的已曝露的該扇出結(jié)構(gòu)的部 份表面上。
10. 根據(jù)權利要求9所述的封裝結(jié)構(gòu)，其特征在于該UBM層的材料為Ti/Ni。
全文摘要
一種芯片的封裝結(jié)構(gòu)，包括芯片容置架，具有一其正面配置有粘著層的芯片容置區(qū)；一芯片，其主動面配置有多個焊墊及背面形成在芯片容置架的粘著層上；封裝體，環(huán)覆于具有芯片的芯片容置架且曝露出芯片的主動面上的多個焊墊，且封裝體的高度大于芯片的高度；多條圖案化的金屬線段的一端與多個焊墊電性連接，另一端以外側(cè)延伸并覆蓋于封裝體的一表面上；多個圖案化的保護層，覆蓋于多條圖案化的金屬線段且曝露出多個圖案化的金屬線段的向芯片的主動面外側(cè)延伸的一扇出結(jié)構(gòu)的部分表面；多個圖案化的UBM層，形成在每一個扇出結(jié)構(gòu)的部分表面上，且與多條圖案化的金屬線段電性連接；及多個導電元件，通過UBM層與多個圖案化的金屬線段電性連接。
文檔編號H01L25/065GK101567322SQ20081009319
公開日2009年10月28日 申請日期2008年4月21日 優(yōu)先權日2008年4月21日
發(fā)明者沈更新, 陳煜仁 申請人:南茂科技股份有限公司;百慕達南茂科技股份有限公司