專利名稱：半導體元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導體元件，并且更具體地，涉及功率開關(guān)半導 體元件.
背景技術(shù)：
金屬氧化物半導體場效應(yīng)晶體管("MOSFET")是一種普通類 型的功率開關(guān)器件。MOSFET器件包括源區(qū)、漏區(qū)、在源區(qū)和漏區(qū) 之間延伸的溝道(channel)區(qū)以及相鄰于溝道區(qū)提供的柵極結(jié)構(gòu).柵極 結(jié)構(gòu)包括傳導性的柵極電極層，其被相鄰于溝道區(qū)布置并通過薄的電 介質(zhì)層與溝道區(qū)隔開.當足夠強度的電壓施加到柵極結(jié)構(gòu)以使 MOSFET器件處于導通狀態(tài)時，傳導溝道區(qū)在源區(qū)和漏區(qū)之間形成， 從而允許電流流過器件.當施加到柵極的電壓不足夠使溝道形成時， 電流就不流過并且MOSFET器件處于截止狀態(tài).
目前的高電壓功率開關(guān)市場受兩個主要參數(shù)推動擊穿電壓 ("BVdss，，)和導通電阻("Rdson").對于特定應(yīng)用，要求最小的 擊穿電壓，并且亊實上，設(shè)計者一般能夠達到BVdss技術(shù)要求。但是, 這通常是在損害Rdson的情況下實現(xiàn)的.對于使用高電壓功率開關(guān)器 件的制造商和用戶來說，性能上的權(quán)衡(trade-off)是主要的設(shè)計挑戰(zhàn). 因為功率MOSFET器件在P-型傳導性體區(qū)(body region)和N-型傳 導性外延區(qū)之間具有固有的P-N結(jié)二極管，因此產(chǎn)生了另 一個挑戰(zhàn). 該閨有的P-N結(jié)二極管在某些運行條件下導通，并且在P-N結(jié)上存儲 電荷.當突然的反向偏壓被施加到P-N結(jié)二極管時，所存儲的電荷就 產(chǎn)生負電流流動，直到電荷完全耗盡為止.電荷耗盡的時間被稱為反 向恢復時間(Trr),并且其延遲了功率MOSFET器件的開關(guān)速度. 此外，因為峰值反向恢復電流(Irr)和反向恢復時間的存在，所存儲的電荷(Qrr)還導致了開關(guān)電壓電平中的損耗.
因此，存在一種具有較低Rdson、較高擊穿電壓和較低的開關(guān)損 耗(即，較低的Qrr損耗)的半導體元件以及用于制造該半導體元件 的方法是有利的.進一步有利的是，半導體元件的制造是成本有效的。


結(jié)合附圖，根據(jù)對下列詳細說明的閱讀，將更好地理解本發(fā)明，
其中，類似的參考標號表示類似的元件，其中
圖1是根據(jù)本發(fā)明的實施方案的處于初期制造階段的半導體元
件的橫截面視困2是處于后期制造階段的圖1的半導體元件的橫截面視圖 圖3是處于后期制造階段的圖2的半導體元件的橫截面視圖 圖4是處于后期制造階段的圖3的半導體元件的橫截面視圖 圖5是處于后期制造階段的圖4的半導體元件的橫截面視圖 圖6是處于后期制造階段的圖5的半導體元件的橫截面視圖 圖7是處于后期制造階段的圖6的半導體元件的橫截面視圖 圖8是處于后期制造階段的圖7的半導體元件的橫截面視圖以
圖9是根據(jù)本發(fā)明的另一實施方案的處于制造期間的半導體元 件的橫截面視圖.
為了簡單說明和易于理解，除非特別指出，否則各個圖中的元件 不一定按照比例繪制.在一些情況下，為了不模糊本公開內(nèi)容，沒有 詳細描迷4^知的方法、程序、元件和電路.下列詳細說明實質(zhì)上僅僅 是示意性的，并不旨在限制本文件的公開內(nèi)容以及所公開的實施方案 的用途.此外，不旨在受到出現(xiàn)在前迷文本，包括名稱、技術(shù)領(lǐng)域、 背景技術(shù)或摘要中的任何所表達或默示的理論的限制.
具體實施例方式
一般地，本發(fā)明提供了 一種半導體元件，其可以包括肖特基器件、半導體器件、邊緣終端(edgetermination)結(jié)構(gòu)或其組合，其中的半導 體器件例如場效應(yīng)晶體管或溝槽(trench)型場效應(yīng)晶體管、垂直功率 場效應(yīng)晶體管、功率場效應(yīng)晶體管.應(yīng)該注意，功率場效應(yīng)晶體管還 被稱為垂直型功率器件，而垂直場效應(yīng)晶體管還被稱為功率器件.根 據(jù)一個實施方案，半導體元件形成在半導體材料中，所述半導體材料 包括布置在半導體基片(substrate)上的兩層外延材料.外延層和半導 體基片具有相同的傳導性類型，但是上(top)外延層的電阻系數(shù)大于半 導體基片的電阻系數(shù).肖特基器件和功率場效應(yīng)晶體管由上外延層形 成.肖特基器件由多個溝槽結(jié)構(gòu)形成.
根據(jù)另一實施方案，該器件形成在半導體材料中，所述半導體材 料包括布置在半導體基片上的單層的外延材料.外延層和半導體基片 具有相同的傳導性類型，但是外延層的電阻系數(shù)大于半導體基片的電 阻系數(shù).與外延層的傳導性類型相同的摻雜區(qū)形成在外延層中.肖特 基器件由多個溝槽結(jié)構(gòu)形成.優(yōu)選地，單外延層實施方案中的溝槽結(jié) 構(gòu)之間的距離小于雙外延層實施方案中的溝槽結(jié)構(gòu)之間的距離.例 如，單外延層實施方案中的肖特基溝槽結(jié)構(gòu)之間的距離可以是大約0.6 微米，而雙外延層實施方案中的肖特基溝槽結(jié)構(gòu)之間的距離可以是大 約1.2微米.
根據(jù)另 一實施方案，邊緣終端結(jié)構(gòu)由包括兩個外延層的半導體材 料的上部外延層形成.
根據(jù)另一實施方案，邊緣終端結(jié)構(gòu)由其中已經(jīng)形成與外延層傳導 性類型相同的摻雜區(qū)的外延層形成.
圖1是在根據(jù)本發(fā)明的實施方案的制造期間的半導體元件10的 部分的橫截面視困.困1中所示的是具有相對的表面14和16的半導 體材料12.表面14還被稱為前或上表面，而表面16還被稱為下或后 表面.根據(jù)一個實施方案，半導體材料12包括布置在半導體基片18 上的外延層20和布置在外延層20上的外延層22.優(yōu)選地，基片18 是重度摻雜有N-型摻雜物或雜質(zhì)材料的硅，而外延層20和22是輕度 摻雜有N-型摻雜物的硅.在擊穿電壓為30V的半導體器件的實施例中，基片層18的電阻系數(shù)可以小于大約0.01歐姆-厘米("H-cm")， 外延層的電阻系數(shù)可以大于大約0.lft-cra,而外延層22的電阻系數(shù)可 以大于大約0,2ft-cm并且優(yōu)選地大于大約0.4ft-cm.基片層18為流 過功率晶體管的電流提供低的電阻傳導路徑，并將低電阻電連接提供 至形成在基片12的下表面16上的下部漏極導體(drain conductor )、 上部漏極導體或者兩者.摻雜有N-型摻雜物的區(qū)或?qū)颖环Q為具有N-型傳導性或N傳導性類型，而摻雜有P-型摻雜物的區(qū)或?qū)颖环Q為具 有P-型傳導性或P傳導性類型。
P-型傳導性摻雜區(qū)26和28形成在外延層22中.摻雜區(qū)26和 28彼此橫向地分隔開，并且優(yōu)選地摻雜有硼.可以利用注入技術(shù)以大 約lxlO"離子/平方厘米(ions/cm2 )到大約1x10"離子/平方厘米范圍 內(nèi)的劑量形成摻雜區(qū)26和28.形成摻雜區(qū)26和28的技術(shù)不限于注 入技術(shù).
介質(zhì)材料層30在外延層22上形成或者由外延層22形成，而保 護層32在介質(zhì)層30上形成.根據(jù)一個實施方案，介質(zhì)層30的材料 是二氧化硅，而保護層32的材料是氮化硅.優(yōu)選地，選擇層30和32 的材料，使得保護層32限制氧擴散，并因而保護下面的層不受氣化. 雖然保護層32被示為單層材料，但是其還可以是多層不同材料類型 的結(jié)構(gòu).光刻膠(photoresist)層(未示出)形成在保護層32上，并 形成圖樣以露出保護層32的部分.各向異性地蝕刻保護層32的露出 部分以及保護層32的露出部分下的介質(zhì)層30的部分，以露出表面14 的部分14A.露出的部分14A將在場氧化層形成期間被氧化.去除光 刻膠層，并且在保護層32上和表面14的部分14A上形成另一層的光 刻膠.困樣化光刻膠層以形成具有使保護層32的部分露出的開口 36 的掩模結(jié)構(gòu)34.應(yīng)該注意，掩模結(jié)構(gòu)還被稱為掩模.
現(xiàn)在參考困2，利用例如反應(yīng)離子蝕刻(reactive ion etch),各 向異性地蝕刻保護層32的露出部分以及保護層32的露出部分下的介 質(zhì)層30和半導體層22的部分，以形成溝槽40、 41、 42、 43、 44和 45.溝槽41-43—般被稱為肖特基溝槽.根據(jù)一個實施方案，利用基于各向異性的氣的反應(yīng)離子蝕刻來蝕刻層32和30,并使用具有基于 氯或溴化學性質(zhì)或者氟的技術(shù)的反應(yīng)離子蝕刻，諸如博世(Bosch)工 藝，在半導體層22中形成溝槽40-45.優(yōu)選地，溝槽40-45從表面14 延伸進外延層22的距離大于摻雜區(qū)26和28從表面14延伸進外延層 22的距離.雖然溝槽40-45被示為在外延層22中，但是這不是本發(fā) 明的限制.例如，溝槽40-45可以延伸穿過外延層22并延伸進入外延 層20,
溝槽40-45 —般具有與通過層32和30的開口邊緣對準的側(cè)壁。 側(cè)壁被氧化以形成氣化層，氧化層延伸進入側(cè)壁和每個溝槽40-45的 底部，使得側(cè)壁在保護層32下后拉(pull-back)或凹進.從側(cè)壁和 溝槽40-45的底部去除氧化物.后拉或凹進的量一般由氧化層的厚度 和被去除的氧化物的量來決定.優(yōu)選地，每個氧化層形成的厚度為大 約IOO納米("nm").在從側(cè)壁去除每個氧化層期間，介質(zhì)層30的 部分還被從接近保護層32中的開口的保護層32的部分下去除. 一般 地，去除氧化層的步驟優(yōu)先于氧化，并接著鄰接氧化層的介質(zhì)層30 的部分。
去除介質(zhì)層30的部分還去除了靠近表面14的溝槽側(cè)壁的部分， 在接近表面14的溝槽側(cè)壁的部分中給出了一個孤度.保護層32下的 介質(zhì)層30的部分的去除留下了突出在溝槽40-45的開口上的保護層 32的部分.突出部分作為邊沿(ledge ),保護層32的凹割(undercutting) 還使得接5^面14的溝槽40-45的口的寬度大于沿其側(cè)壁部分距表面 14最遠的溝槽40-45的寬度.
二氣化砝層50、 51、 52、 53、 54和55分別沿溝槽40-45的側(cè)壁 和底部形成，而二氣化硅層48形成在表面14的露出部分14A上.在 優(yōu)選實施方案中，分別沿溝槽40、 44和45的側(cè)壁形成的二氣化硅層 50、 54和S5的部分作為功率晶體管的柵極氧化層. 一般地，每個二 氣化硅層50-55的厚度范圍從大約20nm到大約lOOnm.厚度范圍從 大約20nm至大約50nm的多晶硅的保形層形成在二氣化硅層50-55、 保護層32和氣化層48上，各向異性地蝕刻多晶硅層，以露出各個溝槽40-45底部上的二氧化硅層50-55的部分.在各向異性地蝕刻之后， 多晶硅層的部分60、 61、 62、 63、 64和65保持被布置在分別鄰近溝 槽40-45的側(cè)壁的二氧化硅層50-55的部分上.
保護層(未示出)分別形成在層32、氣化層48、多晶硅部分60-65 以及溝槽40-45的底部上的二氧化硅層50-55的露出部分上.保護層 一般由與層32相同材料形成.各向異性地蝕刻保護層以分別在多晶 硅部分60-65和氣化層48上形成部分80、 81、 82、 83、 84、 85和88.
現(xiàn)在參考圖3,沿溝槽40-45底部的氧化層50-55的厚度被增加， 以分別形成厚的氣化部分50A、 51A、 52A、 53A、 54A和55A.增加 的厚度形成，但實質(zhì)上沒有增加或改變沿各個溝槽40-45的側(cè)壁的氣 化層50-55的厚度。通過進一步地氧化溝槽40-45底部的材料，厚的 氣化層50A-55A形成.這樣的氧化還氧化氧化層48下的半導體材料 22的部分，以形成場氧化層48A,根據(jù)本發(fā)明的實施方案，溫度在大 約1000攝氏度(。C)下的氫氧環(huán)境中的濕法氧化被實施以形成部分 50A-55A，這使得接近溝槽40-45底部的氧化層50-55的厚度分別增 加了大約200nm至大約400nm范圍的量.利用例如熱的磷酸來去除 氮化硅層32和部分80、 81、 82、 83、 84、 85和88,去除氮化桂層 32和部分80-85以及88的方法不是本發(fā)明的限制.
現(xiàn)在參照圖4，多晶硅層(未示出)形成在溝槽40-45中、介質(zhì) 層30的剩余部分上、以及場氧化層48A上. 一般地，多晶硅層原位 (in-situ )摻雜有N-型傳導性的摻雜物，或者覆蓋地注入有N-型傳導 性的摻雜物，隨后推進摻雜物.摻雜物的傳導性類型不是本發(fā)明的限 制.多晶硅層被蝕刻，在溝槽40-45中留下多晶硅栓(polysilicon plug) 70、 71、 72、 73、 74和75.應(yīng)該注意，多晶硅栓70-75分別包括多晶 硅部分60-65.溝槽4045結(jié)合多晶珪栓70-75分別形成多晶硅填充的 溝槽40A、 41A、 42A、 43A、 44A和45A.應(yīng)該注意，溝槽4045可 以完全地或部分地填充有多晶硅，并且兩種類型的填充都被稱為多晶 硅填充溝槽.另外，在蝕刻后，多晶硅層的部分78和79保留.多晶 硅部分78保留在場氧化層48A的部分上以及在位于場氧化層48A和多晶硅填充溝槽45A之間的氧化層30的部分上.多晶硅部分78結(jié)合 多晶硅填充溝槽45A和場氧化層48A之間的摻雜區(qū)28的部分形成場 板(field plate) 78A.場板78A還被稱為邊緣終端結(jié)構(gòu)。應(yīng)該理解， 邊緣終端結(jié)構(gòu)的構(gòu)造不是本發(fā)明的限制.多晶硅部分79保留在場氧 化層48A的部分和鄰近場氧化層48A的氧化層30的部分上.多晶硅 部分79作為漏極多晶硅(drain polysilicon ).調(diào)整蝕刻化學性質(zhì)以 去除不受多晶硅部分78和79保護的介質(zhì)層30的部分以及接近不受 多晶硅部分78和79保護的介質(zhì)層30的部分的介質(zhì)層50-55的部分和 多晶硅部分60-65.屏蔽氧化層77形成在多晶硅栓70-75、多晶硅部 分78和79、摻雜區(qū)26和28、場氧化層48A、以及接近場氣化層48A 的外延層22的部分上.
光刻膠層(未示出)形成在屏蔽氧化層77和多晶硅部分78和 79上.光刻膠層被圖樣化以形成掩模結(jié)構(gòu)89，其保護多晶硅栓71、 72和73、多晶硅部分78、多晶珪部分79和多晶硅部分78和79之間 的屏蔽氧化層77的部分.因此，掩模結(jié)構(gòu)89保護肖特基區(qū)95和多 晶硅部分78和79.不受掩模結(jié)構(gòu)89保護的半導體材料的部分可以用 于作為非肖特基器件區(qū)96.當非肖特基器件是場效應(yīng)晶體管("FET") 或MOSFET時，非肖特基器件區(qū)96可以被稱為FET區(qū)或MOSFET 區(qū).不是肖特基器件的半導體器件或場效應(yīng)晶體管被稱為非肖特基器 件或非肖特基場效應(yīng)晶體管.
依然參照困4,N-型傳導性的雜質(zhì)材料被注入到不受掩模結(jié)構(gòu)89 保護的多晶硅填充溝槽40A-45A的部分和外延層22，以形成接近于 多晶癥填充溝槽40A的摻雜區(qū)90、接近于多晶硅填充溝槽44A的摻 雜區(qū)91、多晶硅填充溝槽44A和45A之間的摻雜區(qū)92，以及接近于 場氣化層48A并與場氧化層48A橫向分隔開的摻雜區(qū)93.摻雜區(qū)90、 91和92作為功率FET的源區(qū).應(yīng)該注意，形成摻雜區(qū)90-93的摻雜 步猓還使得多晶硅栓70和74-75摻雜.為了清楚，未在多晶硅栓70、 74和75中示出摻雜物或雜質(zhì)材料.
現(xiàn)在參考困5，掩棋結(jié)構(gòu)89被去除，并且介質(zhì)材料94的層形成在屏蔽氧化層77上.介質(zhì)層94 一般被稱為層間介質(zhì)("ILD，，)層。 光刻膠層形成在ILD層94上，并圖樣化以形成具有使ILD層94的 部分露出的開口 98的掩模結(jié)構(gòu)97, ILD層94的該部分在接近多晶硅 填充溝槽40A的摻雜區(qū)26的部分上.開口 98還使得多晶硅填充溝槽 43A和44A之間的摻雜區(qū)28的部分以及多晶硅填充溝槽44A和45A 之間的摻雜區(qū)28的部分上的ILD層94的部分露出.開口 98還使得 多晶硅部分78和79上的、摻雜區(qū)93上的、以及多晶硅填充溝槽45A 和場氧化層區(qū)48A之間的ILD層94的部分露出.
現(xiàn)在參考圖6，各向異性地蝕刻ILD層94的露出部分和ILD層 94的露出部分下的屏蔽氣化層77的部分，以使摻雜區(qū)26、 28和93 以及多晶硅部分78和79的部分露出。利用例如各向異性蝕刻，在摻 雜區(qū)26、 28和93以及多晶硅部分78和79的露出部分中形成開口. 摻雜區(qū)93中的開口使外延層22的部分露出.對于本領(lǐng)域的技術(shù)人員 而言，各向異性地蝕刻介質(zhì)材料和半導體材料的技術(shù)眾所周知.應(yīng)該 理解，蝕刻ILD層94、屏蔽氧化層77和摻雜區(qū)26、 28和93以及多 晶硅部分78和79的技術(shù)不限于各向異性蝕刻技術(shù)，例如，可以利用 各向同性蝕刻技術(shù)實施它們.P-型傳導性的雜質(zhì)材料被注入到摻雜區(qū) 26和28的露出部分，以形成摻雜區(qū)100. P-型傳導性雜質(zhì)材料還被 注入到外延層22的露出部分中，以形成摻雜區(qū)102.摻雜區(qū)100幫助 在摻雜區(qū)26和28以及參照圖8所述的源極導體金屬之間形成良好的 體接觸(body contact).多晶硅部分78和79的露出部分還摻雜有 雜質(zhì)材料以形成摻雜區(qū)100.為了清楚，未在多晶硅部分78和79中 示出摻雜物或雜質(zhì)材料.
現(xiàn)在參考困7，掩模材料97被去除，并且在ILD層94上以及在 摻雜區(qū)26和28、外延層22以及多晶硅部分78和79中形成的開口中 形成了另一個光刻膠層(未示出) 困樣化光刻膠層以形成具有開口 106的掩模結(jié)構(gòu)104,開口 106使多晶硅填充溝槽41A和43A之間的 ILD層94的部分以及多晶硅填充溝槽41A和43A的部分上的ILD層 94的部分露出.利用例如反應(yīng)離子蝕刻，各向異性地蝕刻ILD層94的露出部分和ILD層94的露出部分下的屏蔽氧化層77的部分，以使 多晶硅栓71、 72和73露出.應(yīng)該注意，蝕刻不限于是各向異性蝕刻， 還可以是各向同性蝕刻.利用本領(lǐng)域技術(shù)人員公知的技術(shù)去除掩模結(jié) 構(gòu)104.
現(xiàn)在參考圖8， 一層難熔金屬(未示出)被保形地布置在摻雜區(qū) 100和102、多晶硅栓71-73、多晶硅部分78和79的露出部分上以及 在ILD層94上.例如，難熔金屬是厚度范圍為大約100A至大約1000 A的鈦.難熔金屬被加熱到大約350 °C至大約700 °C的溫度范圍. 熱處理使得鈦與硅反應(yīng)在鈦與硅或多晶硅接觸的所有區(qū)域中形成硅 化鈦.這樣，硅化鈦層110由摻雜區(qū)100形成，硅化鈦層112由多晶 硅栓7-73和多晶硅栓71-73之間的外延層22的部分形成，硅化鈦層 114由摻雜區(qū)102的部分形成，硅化鈦層116由多晶硅部分78形成， 并且硅化鈦層118由多晶硅部分79形成.ILD層94上的鈦的部分保 持不反應(yīng).雖然，氣化層51-53的露出部分上的鈦層的部分不形成硅 化層，但是為了清楚，它們被表示為與硅化層112連續(xù)，正如本領(lǐng)域 的技術(shù)人員所認識到的，自對準的硅化層被稱為自對準多晶硅化物 (salicide)層.因此，層110、 112、 114、 116和118可以被稱為自 對準多晶硅化物層.應(yīng)該理解，硅化層的類型不是本發(fā)明的限制.例 如，其他合適的珪化物包括珪化鎳、硅化鉑、硅化鈷等.如本領(lǐng)域的 技術(shù)人員所認識到的，在硅化物形成期間消耗硅，并且消耗的硅的量 是形成的珪化物類型的函數(shù).
勢壘層形成與砝化鈦層110、 112、 114、 116和118接觸，并在 ILD層94上.勢壘層的適當材料包括氮化鈦、鈦鎢等.諸如鋁的金 屬層形成與勢壘層接觸.光刻膠層(未示出)被形成在金屬層上，并 困樣化以使金屬層的部分露出.蝕刻金屬層的露出部分和金屬層的露 出部分下的勢壘層的部分以形成電導體.更具體地，硅化層110、勢 壘層的部分120以及金屬層的部分122結(jié)M來形成了源極接觸，而 硅化層112、勢壘層的另一部分120以及金屬層的另一部分122結(jié)合 起來形成了肖特基接觸.源極接觸和肖特基接觸共享公共的金屬化系統(tǒng)，并因而被稱為源極電極124.此外，硅化層114和118、勢壘層 的部分126以及金屬層的部分128形成上部漏極接觸130，并且硅化 層116、勢壘層的部分132和金屬層的部分134形成柵極接觸135, 源極接觸124還作為肖特基二極管140的陽極，并作為功率FET 142 的源極接觸和體接觸.導體144形成與表面16接觸，并作為肖特基 二極管140的陰極，以及作為功率FET142的底部漏極接觸.用于導 體144的合適的金屬化系統(tǒng)包括金合金、鈦-鎳-金、鈦-鎳-銀等.應(yīng)該 理解，肖特基區(qū)95中制造的肖特基器件的類型不限于肖特基二極管. 其他類型的肖特基器件還可以在肖特基區(qū)95中產(chǎn)生.還應(yīng)該理解， 由半導體材料12制成的半導體器件的類型不限于是功率FET或溝槽 型FET。
圖9是根據(jù)本發(fā)明的實施方案的半導體元件150的橫截面視圖. 圖9中所示的是具有相對的表面154和16的半導體材料152.表面 154還被稱為前或上表面，而表面16還被稱為下或后表面.根據(jù)一個 實施方案，半導體材料152包括布置在半導體基片18上的外延層158。 參照圖l，.對基片18進行描述.優(yōu)選地，基片18是重度摻雜有N-型 摻雜物或雜質(zhì)材料的硅，而外延層158是輕度摻雜有N-型摻雜物的 硅。例如，基片層18的電阻系數(shù)一般小于大約0.0Ul-cm，而外延層 158的電阻系數(shù)一般大于大約0.211-cm，并且優(yōu)選地大于大約 0.4il-cm.基片層18為流過功率晶體管的電流提供低電阻傳導路徑， 并將低電阻電接觸提供至在基片12的下表面16上形成的漏極導體. 因此，除了單個外延層在半導體基片18上形成之外，半導體材料152 類似于半導體材料12.此外，摻雜區(qū)160形成在外延層158的部分中， 外延層158的該部分在功率FET 162的源區(qū)和體區(qū)以及肖特基二極管 164的陽極區(qū)之下.例如，通過以大約3xl012離于/平方厘米到大約 1x10"離子/平方厘米范圍內(nèi)的劑量以及大約1百萬電子伏特("MeV") 至大約5MeV范圍內(nèi)的注入能量將N-型傳導性雜質(zhì)材料注入進外延 層158而形成摻雜區(qū)160.
到目前為止，應(yīng)該同意，已經(jīng)提供了一種包括肖特基器件、非肖特基半導體器件、邊緣終端結(jié)構(gòu)或其組合的半導體元件.在半導體基 片上形成兩個外延層、使得上外延層的電阻系數(shù)比下外延層的電阻系 數(shù)高、并且兩個外延層的電阻系數(shù)都比基片的電阻系數(shù)髙的優(yōu)勢在 于，肖特基接觸可以形成至電阻系數(shù)較高的上外延層，并且場效應(yīng)晶 體管的部分可以由電阻系數(shù)較低的下外延層形成.因此，肖特基器件 和場效應(yīng)晶體管可以由相同的半導體材料形成.形成到電阻系數(shù)較高 的上外延層的肖特基接觸降低了出現(xiàn)在夾斷時和夾斷期間的漏電流，
并且由電阻系數(shù)較高的上外延層形成場效應(yīng)晶體管的體端(body)不 影響導通電阻，而幫助增強擊穿電壓.這些優(yōu)勢還出現(xiàn)在具有單個外 延層的實施方案中，所述單個外延層具有諸如摻雜區(qū)160的摻雜區(qū). 此外，具有摻雜區(qū)160的雙層外延半導體材料或單層外延半導體材料 增強了場效應(yīng)晶體管的擊穿電壓.
盡管在本文中已經(jīng)公開了某些優(yōu)選的實施方案和方法，對于本領(lǐng) 域的技術(shù)人員來說，根據(jù)前述公開明顯的是，可以進行對于這些實施 方案和方法的變更和修改，而不背離本發(fā)明的實質(zhì)和范圍.例如，掩 ?；蜓谀＝Y(jié)構(gòu)可以主要由具有在其中形成的多個開口的單個掩模或 掩模結(jié)構(gòu)組成，或者可以存在由一個或多個開口分隔開的掩模或掩模 結(jié)構(gòu)，此外，半導體器件可以是垂直型器件例如功率FET142 和 162，或橫向型器件.其旨在說明本發(fā)明應(yīng)該僅僅限制于所附權(quán)利要 求以及可適用法律的法規(guī)和法則所要求的范圍.
權(quán)利要求
1.一種用于制造半導體元件的方法，其包括提供半導體材料，所述半導體材料包括布置在基片上的第一外延層和布置在所述第一外延層的部分上的第二外延層；以及由所述第二外延層的第一部分形成肖特基器件。
2. 根據(jù)權(quán)利要求1所述的方法，其中，提供半導體材料的所 述步驟包括提供笫一傳導性類型的所述基片、所述笫一外延層以及所 述笫二外延層，并且其中，所述笫二外延層的電阻系數(shù)大于所述笫一 外延層的電阻系數(shù).
3. 根據(jù)權(quán)利要求1所述的方法，還包括在所述第二外延層 的笫二部分上形成邊緣終端結(jié)構(gòu)。
4. 一種用于制造半導體元件的方法，其包括 提供第一傳導性類型的半導體基片；在所述半導體基片上形成具有所述第一傳導性類型和笫一電阻 系數(shù)的第一外延層；在所述笫一外延層上形成具有所述第一傳導性類型和第二電阻 系數(shù)的第二外延層，所述笫二電阻系數(shù)大于所述第一電阻系數(shù)；以及由所述笫二外延層的笫 一部分形成肖特基器件.
5. 根據(jù)權(quán)利要求4所述的方法，還包括在所述第二外延層 的笫二部分上形成邊緣終端結(jié)構(gòu).
6. —種用于制造半導體元件的方法，其包括 提供半導體材料，所述半導體材料包括布置在基片上的具有第一傳導性類型和第一電阻系數(shù)的外延層；在所迷外延層中形成具有所述笫一傳導性類型和笫二電阻系數(shù) 的摻雜區(qū)；以及在所述外延層的笫 一部分上形成邊緣終端結(jié)構(gòu).
7. —種半導體元件，其包括 半導體基片，其具有笫一傳導性類型；第一外延層，其處于所述半導體基片上并具有所述第一傳導性類型和笫一電阻系數(shù)；第二外延層，其處于所迷笫一外延層上并具有所述第一傳導性類型和笫二電阻系數(shù)，所述第二電阻系數(shù)大于所述第一電阻系數(shù)；以及邊緣終端結(jié)構(gòu)，其被布置在所述笫二外延層的第一部分上.
8. 根據(jù)權(quán)利要求7所述的半導體元件，還包括半導體器件和 肖特基器件，所迷半導體器件布置在所述第二外延層的笫二部分中， 所述肖特基器件布置在所述第二外延層的第三部分中.
9. 一種半導體元件，其包括 半導體基片，其具有第一傳導性類型；外延層，其處于所述半導體基片上并具有所述第一傳導性類型和 第一電阻系數(shù)；摻雜區(qū)，其被布置在所述外延層的笫 一部分中并具有所述第 一傳 導性類型；以及肖特基器件，其被布置在所述外延層的第二部分中，所述第二部 分在所述第一部分上。
10. —種半導體元件，其包括 半導體基片，其具有第一傳導性類型；外延層，其處于所述半導體基片上并具有所述第一傳導性類型和 第一電阻系數(shù)；摻雜區(qū)，其被布置在所述外延層的笫一部分中并具有所述第一傳 導性類型；以及邊緣終端結(jié)構(gòu)，其被布置在所述外延層的第二部分上； 場效應(yīng)晶體管，其被布置在所述外延層的笫三部分中； 肖特基器件，其被布置在所迷外延層的笫四部分中.
全文摘要
一種半導體元件及制造半導體元件的方法，其中所述半導體元件包括肖特基器件、邊緣終端結(jié)構(gòu)、非肖特基半導體器件及其組合。半導體材料包括布置在半導體基片上的第一外延層和布置在第一外延層上的第二外延層。第二外延層的電阻系數(shù)高于半導體基片的電阻系數(shù)。肖特基器件和非肖特基半導體器件由第二外延層制造。根據(jù)另一實施方案，半導體材料包括布置在半導體基片上的外延層。外延層的電阻系數(shù)高于半導體基片的電阻系數(shù)。摻雜區(qū)形成在外延層中。肖特基器件和非肖特基半導體器件由外延層制造。
文檔編號H01L21/70GK101304006SQ20081009317
公開日2008年11月12日 申請日期2008年4月24日 優(yōu)先權(quán)日2007年5月9日
發(fā)明者F·Y·羅伯, P·溫卡特拉曼, Z·豪森 申請人:半導體元件工業(yè)有限責任公司