專利名稱：制造在非易失性存儲器中用于減少場耦合的屏障板的方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例針對于例如非易失性存儲器的高密度半導(dǎo)體裝置，及用于隔離高密 度半導(dǎo)體裝置中的組件的系統(tǒng)及方法。
背景技術(shù)：
半導(dǎo)體存儲器裝置已變得較普遍地用于各種電子裝置中。舉例來說，非易失性半導(dǎo) 體存儲器用于蜂窩式電話、數(shù)字相機、個人數(shù)字助理、移動計算裝置、非移動計算裝置 及其它裝置中。電可擦除可編程只讀存儲器(EEPROM)(包括快閃EEPROM)及電可 編程只讀存儲器(EPROM)位于最為普遍的非易失性半導(dǎo)體存儲器之列?？扉W存儲器利用定位于半導(dǎo)體襯底中的溝道區(qū)域上方且與半導(dǎo)體襯底中的溝道區(qū) 域絕緣的浮動?xùn)艠O或其它電荷存儲區(qū)域。將浮動?xùn)艠O定位于源極區(qū)域與漏極區(qū)域之間。 控制柵極經(jīng)提供于浮動?xùn)艠O上且與浮動?xùn)艠O絕緣。通過保持于浮動?xùn)艠O上的電荷的量來 控制晶體管的閾值電壓。即，通過浮動?xùn)艠O上的電荷的電平來控制在接通晶體管以允許 其源極與漏極之間導(dǎo)通之前必須施加到控制柵極的電壓的最小量。在對EEPROM或快閃存儲器裝置(例如NAND快閃存儲器裝置)進行編程時，通 常向控制柵極施加編程電壓且將位線接地。將來自溝道的電子注入浮動?xùn)艠O中。當(dāng)電子 在浮動?xùn)艠O中累積時，浮動?xùn)艠O變得帶負電，且存儲器單元的閾值電壓升高以使得存儲 器單元處于編程狀態(tài)?？稍?003年3月5日申請的題為"自升壓技術(shù)(Self-Boosting Technique)"的美國專利申請案第10/379,608號中及2003年7月29日申請的題為"對 經(jīng)編程存儲器進行檢測(Detecting Over Programmed Memory)"的美國專利申請案第 10/629,068號中找到關(guān)于編程的較多信息；兩個申請案均以全文引用的方式而并入本文 中。一些EEPROM及快閃存儲器裝置具有用以存儲兩個電荷范圍的浮動?xùn)艠O，且因此， 可在兩個狀態(tài)(經(jīng)擦除狀態(tài)與經(jīng)編程狀態(tài))之間對存儲器單元進行編程/擦除。有時將所 述快閃存儲器裝置稱為二進制快閃存儲器裝置。通過識別以禁用范圍分隔的多個不同容許/有效編程閾值電壓范圍而實施多狀態(tài)快 閃存儲器裝置。每一不同閾值電壓范圍對應(yīng)于編碼于存儲器裝置中的數(shù)據(jù)位的集合的預(yù) 定值。存儲于浮動?xùn)艠O或其它電荷存儲區(qū)域上的表觀電荷的偏移可由于基于存儲在相鄰 浮動?xùn)艠O中的電荷的電場耦合而發(fā)生。此浮動?xùn)艠O與浮動?xùn)艠O的耦合現(xiàn)象描述于美國專 利第5,867,429號中，所述專利的以全文引用方式并入本文中。目標浮動?xùn)艠O與鄰近浮 動?xùn)艠O可包括在同一位線上的相鄰浮動?xùn)艠O、同一字線上的相鄰浮動?xùn)艠O或相鄰位線及 字線上(且因此對角地彼此鄰近)的浮動?xùn)艠O。浮動?xùn)艠O與浮動?xùn)艠O的耦合現(xiàn)象最顯著發(fā)生于己在不同時間經(jīng)編程的鄰近存儲器 單元的集合之間。舉例來說，第一存儲器單元經(jīng)編程以向其浮動?xùn)艠O添加對應(yīng)于數(shù)據(jù)的 一個集合的電荷電平。隨后， 一個或一個以上鄰近存儲器單元經(jīng)編程以向其浮動?xùn)艠O添 加對應(yīng)于數(shù)據(jù)的第二集合的電荷電平。在對所述鄰近存儲器單元中的一者或一者以上進 行編程之后，從第一存儲器單元讀取的電荷電平由于耦合到第-一存儲器單元的鄰近存儲 器單元上的經(jīng)編程的電荷的效應(yīng)而呈現(xiàn)為不同于原先經(jīng)編程的電荷電平。來自鄰近存儲 器單元的耦合可使從目標單元讀取的表觀電荷電平偏移充足量以導(dǎo)致對存儲于其中的數(shù)據(jù)的錯誤讀取。浮動?xùn)艠O與浮動?xùn)艠O的耦合的影響對于多狀態(tài)裝置具有較大意義，因為在多狀態(tài)裝 置中，容許的閾值電壓范圍及禁用范圍比在二進制裝置中窄。因此，浮動?xùn)艠O與浮動?xùn)?極的耦合可導(dǎo)致存儲器單元從容許的閾值電壓范圍偏移到禁用范圍。隨著存儲器單元在大小上繼續(xù)縮減，預(yù)期閾值電壓的自然編程及擦除分布歸因于短 溝道效應(yīng)、較大氧化物厚度/耦合比變化及較大溝道摻雜劑波動而增加，從而減小鄰近狀 態(tài)之間的可用分隔。與僅使用兩個狀態(tài)的存儲器(二進制存儲器)相比，此效應(yīng)對于多 狀態(tài)存儲器顯著得多。此外，字線之間的空間的減小及位線之間的空間的減小也將增大 鄰近浮動?xùn)艠O之間的耦合。因此，存在減小非易失性半導(dǎo)體存儲器中的浮動?xùn)艠O與其它電荷存儲區(qū)域之間的電 荷耦合的效應(yīng)的需要。發(fā)明內(nèi)容本發(fā)明提供在非易失性半導(dǎo)體存儲器裝置中用于減少電荷存儲區(qū)域之間的耦合的 屏障板及用于形成屏障板的相關(guān)聯(lián)的技術(shù)。可鄰近于浮動?xùn)艠O的面對鄰近浮動?xùn)艠O的相 對位線側(cè)的位線側(cè)而形成屏障板?？稍诿恳黄琳习迮c其對應(yīng)的鄰近電荷存儲區(qū)域之間形成絕緣層。絕緣層可延伸到形成于電荷存儲區(qū)域上方的控制柵極的上表面的水平面。在 所述配置中，可實施側(cè)壁制造技術(shù)以形成絕緣部件及屏障板。每一屏障板可為在無用以 連接控制柵極與屏障板的復(fù)雜遮蔽的情況下形成的沉積側(cè)壁。在一個實施例中，屏障板 處于浮動電位。
在一個實施例中，提供制造非易失性存儲器的方法，其包括沿襯底在第一方向上形 成多個鄰近的電荷存儲區(qū)域，在電荷存儲區(qū)域上方形成多個鄰近的控制柵極，及沿電荷 存儲區(qū)域的在第一方向上面對鄰近電荷存儲區(qū)域的側(cè)且沿控制柵極的在第一方向上面 對鄰近控制柵極的側(cè)形成絕緣部件。絕緣部件從至少浮動?xùn)艠O的下表面水平面延伸到至 少控制柵極的上表面水平面。沿絕緣部件形成傳導(dǎo)隔離部件以使得其與電荷存儲區(qū)域及 控制柵極絕緣。在一個實施例中，隔離部件處于浮動電位。在一個實施例中，隔離部件 在字線的超出每一對應(yīng)行的個別存儲元件的部分處或存儲器陣列中的開口處電連接到 對應(yīng)的字線。
在一個實施例中，提供非易失性存儲器系統(tǒng)，其包括多個鄰近的電荷存儲區(qū)域， 其在位線方向上布置于襯底上方；多個控制柵極，其形成于鄰近的電荷存儲區(qū)域上方， 每一控制柵極具有與對應(yīng)電荷存儲區(qū)域的位線側(cè)大體上共面的兩個位線側(cè)；一絕緣部 件，其鄰近于鄰近電荷存儲區(qū)域的位線側(cè)中的每一者；及一浮動傳導(dǎo)隔離部件，其鄰近 于每一絕緣部件，每一隔離部件屏蔽對應(yīng)的鄰近電荷存儲區(qū)域。在一個實施例中，傳導(dǎo) 隔離部件可與形成于對應(yīng)于隔離部件的電荷存儲區(qū)域上方的字線連接。絕緣部件可從電 荷存儲區(qū)域的下表面水平面延伸到控制柵極的上表面水平面。
可根據(jù)審閱說明書、圖式及權(quán)利要求書而獲得本發(fā)明的其它特征、方面及目標。


圖1為NAND串的俯視圖。
圖2為圖1所描繪的NAND串的等效電路圖。
圖3為描繪三個NAND串的電路圖。
圖4為可根據(jù)一個實施例而制造的快閃存儲器單元的一個實施例的二維框圖。
圖5為可根據(jù)一個實施例而制造的兩個NAND串的一對四字線長部分的三維圖。
圖6為一個實施例中的NAND快閃存儲器陣列的一部分的平面圖。
圖7為根據(jù)一個實施例的用于制造快閃存儲器的方法的流程圖。
圖8A到圖8G描繪根據(jù)一個實施例而制造的存儲器陣列的一部分。
圖9描繪根據(jù)一個實施例而制造的存儲器陣列的一部分。圖10描繪根據(jù)一個實施例的存儲器陣列的示范性組織。
圖ll描繪根據(jù)一個實施例的存儲器陣列的示范性組織。
圖12為可根據(jù)一個實施例而實施的示范性存儲器系統(tǒng)的框圖。
圖13為描述用于對非易失性存儲器裝置進行編程的過程的一個實施例的流程圖。
圖14為描述用于讀取非易失性存儲器裝置的過程的一個實施例的流程圖。
具體實施例方式
圖1為展示一個NAND串的俯視圖。圖2為其等效電路圖。出于闡述的目的，關(guān)于 非易失性快閃存儲器(特地來說，NAND型快閃存儲器)而提出根據(jù)實施例的屏蔽及隔 離技術(shù)。然而，所屬領(lǐng)域的技術(shù)人員應(yīng)了解，所陳述的技術(shù)不因此受到限制，且可利用 于許多制造過程中以制造各種類型的集成電路。舉例來說，可使用這些技術(shù)來制造NOR 型存儲器或在相鄰的電荷存儲區(qū)域之間需要屏蔽的其它裝置。
圖1及圖2描繪的NAND串包括串聯(lián)且夾于第一選擇柵極120與第二選擇柵極122 之間的四個晶體管100、 102、 104及106。選擇柵極120經(jīng)由位線觸點126而將NAND 串連接到位線。選擇柵極122經(jīng)由源極線觸點128而將NAND串連接到共用源極線。晶 體管100、 102、 104及106中的每一者包括控制柵極及浮動?xùn)艠O。舉例來說，晶體管100 具有控制柵極IOOCG及浮動?xùn)艠OIOOFG。晶體管102包括控制柵極102CG及浮動?xùn)艠O 102FG。晶體管104包括控制柵極104CG及浮動?xùn)艠O104FG。晶體管106包括控制柵極 106CG及浮動?xùn)艠O106FG?？刂茤艠OIOOCG連接到字線WL3，控制柵極102CG連接到 字線WL2,控制柵極104CG連接到字線WL1，且控制柵極106CG連接到字線WLO。
注意，雖然圖1及圖2展示NAND串中的四個存儲器單元，但僅提供對四個晶體管 的使用作為實例。NAND串可具有四個以下存儲器單元或四個以上存儲器單元。舉例來 說， 一些NAND串將包括八個存儲器單元、16個存儲器單元、32個存儲器單元或更多。
使用NAND結(jié)構(gòu)的快閃存儲器系統(tǒng)的典型架構(gòu)將包括許多NAND串。舉例來說， 圖3展示存儲器陣列的三個NAND串202、 204及206，所述存儲器陣列具有更多NAND 串。圖3的NAND串中的每一者包括兩個選擇晶體管及四個存儲器單元。每一串通過其 選擇晶體管(例如，選擇晶體管230及選擇晶體管250)而連接到源極線。使用選擇線 SGS來控制源極側(cè)選擇柵極。各個NAND串通過受選擇線SGD控制的選擇晶體管220、 240等等連接到相應(yīng)位線。每一字線(WL3、 WL2、 WL1及WLO)連接到每一 NAND 串(其形成一行單元)上的一個存儲器單元的控制柵極。舉例來說，字線WL2連接到 存儲器單元224、 244及252的控制柵極。如可見，每一位線及相應(yīng)NAND串構(gòu)成存儲器單元的陣列的列。
圖4為可根據(jù)實施例而制造的例如圖1到圖3中所描繪的快閃存儲器單元的存儲器 單元的一個實施例的二維框圖。圖4的存儲器單元包括包含P襯底、N阱及P阱的三重 阱。在圖4中未描繪P襯底及N阱以簡化圖式。在P阱320內(nèi)為N+摻雜區(qū)域324，其 充當(dāng)存儲器單元的源極/漏極區(qū)域。將N+摻雜區(qū)域324標記為源極區(qū)域還是漏極區(qū)域在 某種程度上為任意的。在NAND串中，源極/漏極區(qū)域324將充當(dāng)一個存儲器單元的源 極及鄰近存儲器單元的漏極。因此，可將N+摻雜源極/漏極區(qū)域324視為源極區(qū)域、漏 極區(qū)域或兩者。
N+摻雜區(qū)域324之間為溝道322。在溝道322的上方為第一介電區(qū)或介電層330。 介電層330的上方為傳導(dǎo)區(qū)或傳導(dǎo)層332，其形成存儲器單元的浮動?xùn)艠O。浮動?xùn)艠O在 與讀取或旁路操作相關(guān)聯(lián)的低壓操作條件下通過第一介電層330而與溝道322電絕緣/ 隔離。在浮動?xùn)艠O332的上方為第二介電區(qū)或介電層334。介電層334的上方為第二傳 導(dǎo)層336，其形成存儲器單元的控制柵極。在其它實施例中，各種層可散布于所說明的 層內(nèi)或經(jīng)添加到所說明的層。舉例來說，可將額外層放置于控制柵極336的上方，例如 硬掩模。電介質(zhì)330、浮動?xùn)艠O332、電介質(zhì)332及控制柵極336 —同構(gòu)成堆疊。存儲 器單元的陣列將具有許多所述堆疊。如本文中所使用，術(shù)語堆疊可指代在制造過程期間 及其后的不同時間的存儲器單元的各層/區(qū)。因此，堆疊可視單元所處的制造階段而包括 比圖4中所描繪的情況多或少的層。
在于快閃EEPROM系統(tǒng)中有用的一類存儲器單元中，使用非傳導(dǎo)介電材料來替代 傳導(dǎo)浮動?xùn)艠O從而以非易失性方式存儲電荷。所述單元描述于陳(Chan)等人所著的文 章"實際的單晶體管氧化物-氮化物-氧化物EEPROM裝置(A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device)", IEEE電子器件快報(正EE Electron Device Letters),第EDL-8巻，第3號，1987年3月，第93-95頁中。將由氧化硅、氮化硅及 氧化硅("ONO")形成的三層電介質(zhì)夾于傳導(dǎo)控制柵極與半傳導(dǎo)襯底的表面之間存儲器 單元溝道上方。通過從單元溝道向氮化物中注入電子而對單元進行編程，在氮化物中電 子被捕集并存儲于有限區(qū)域中。此存儲的電荷接著以可檢測的方式而改變單元的溝道的 一部分的閾值電壓。通過向氮化物中注入熱空穴而對單元進行擦除。還見野崎(Nozaki) 等人的"用于半導(dǎo)體磁盤應(yīng)用的具有MONOS存儲器單元的1-Mb EEPROM (A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application)" ， IEEE固體電 路雜志(IEEE Journal of Solid-State Circuits),第26巻，第4號，1991年4月，第497-501 頁，其描述釆取分裂柵極配置的類似單元，其中經(jīng)摻雜多晶硅柵極在存儲器單元溝道的一部分上延伸以形成單獨的選擇晶體管。前述兩篇文章以全文引用的方式并入本文中。 在由威廉D.布朗(William D. Brown)及喬E.布魯爾(Joe E. Brewer)編輯的"非易失 性半導(dǎo)體存儲器技術(shù)(Nonvolatile Semiconductor Memory Technology)", IEEE出版社 (IEEE Press), 1998的章節(jié)1.2中提及的編程技術(shù)也在所述章節(jié)中經(jīng)描述為可應(yīng)用于介 電電荷捕集裝置，其以引用方式并入本文中。此段落中描述的存儲器單元還可配合本發(fā) 明的實施例而使用。
在每一單元中存儲兩個位的另一方法已由艾坦(Eitan)等人的"NROM:新穎局部 化捕集、2位非易失性存儲器單元(NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell)", IEEE電子器件快報(IEEE Electron Device Letters)，第21巻，第11號， 2000年11月，第543-545頁所描述。ONO介電層延伸跨越源極擴散與漏極擴散之間的 溝道。將針對一個數(shù)據(jù)位的電荷局部化于鄰近于漏極的介電層中，且將針對另一數(shù)據(jù)位 的電荷局部化于鄰近于源極的介電層中。通過單獨地讀取電介質(zhì)內(nèi)在空間上分離的電荷 存儲區(qū)域的二進制狀態(tài)而獲得多狀態(tài)數(shù)據(jù)存儲。此段落中描述的存儲器單元還可配合本 發(fā)明的實施例而使用。
當(dāng)在基于隧穿的電可擦除可編程只讀存儲器(EEPROM)或快閃存儲器裝置中進行 編程時，通常向控制柵極施加編程電壓且將位線接地。隨著電子隧穿跨越電介質(zhì)330， 來自溝道的電子注入到浮動?xùn)艠O中。出于此原因而通常將電介質(zhì)330稱為隧道電介質(zhì)或 隧道氧化物。當(dāng)電子于浮動?xùn)艠O332中累積時，浮動?xùn)艠O變得帶負電，且存儲器單元的 閾值電壓升高到處于經(jīng)預(yù)定義以表示一個或一個以上數(shù)據(jù)位的存儲的閾值電壓范圍中 的一者內(nèi)。通常，將施加到控制柵極的編程電壓作為一系列脈沖而施加。脈沖的量值隨 每一連續(xù)脈沖而以預(yù)定步長增大。
圖5為可經(jīng)制造為較大快閃存儲器陣列的部分的兩個典型NAND串302及304的三 維框圖。雖然圖5描繪串302及304上的四個存儲器單元，但可使用四個以上或四個以 下存儲器單元。NAND串的存儲器單元中的每一者具有如上文關(guān)于圖4而描述的堆疊。 圖5進一步描繪在P阱320下方的N阱326、沿NAND串的位線方向及垂直于NAND 串或位線方向的字線方向。圖5中未展示N阱336下方的P型襯底。在一個實施例中， 控制柵極形成字線。形成傳導(dǎo)層336的連續(xù)層，其跨越字線為一致的以對所述字線上的 每一裝置提供共用字線或控制柵極。圖5中描繪個別控制柵極層336，其形成用于一行 中的多個存儲器單元的單一字線。在所述情況下，可在所述層重疊于對應(yīng)浮動?xùn)艠O層332 的點處將此層視為形成用于每一存儲器單元的控制柵極。在其它實施例中，可形成個別 控制柵極且接著通過單獨形成的字線而使其互連。在制造包括如圖5所描繪的NAND串的基于NAND的非易失性存儲器系統(tǒng)時，重 要的是在例如NAND串302與304的鄰近串之間于字線方向上提供電隔離。在圖5所描 繪的實施例中，NAND串302通過開闊區(qū)或空隙306而與NAND串304分離。在典型 NAND配置中，介電材料形成于鄰近的NAND串之間且將存在于開闊區(qū)306的位置處。
存在用于對于NAND快閃存儲器及其它類型的半導(dǎo)體裝置在字線方向上隔離裝置 的許多技術(shù)。在硅的局部氧化(LOCOS)技術(shù)中，使氧化物生長或沉積于襯底的表面上， 隨后在氧化物層上沉積氮化物層。在對這些層進行圖案化以暴露所要隔離區(qū)且覆蓋所要 有源區(qū)之后，將溝槽蝕刻到這些層及襯底的一部分中。接著使氧化物生長于經(jīng)暴露區(qū)域 上。已通過使用例如側(cè)壁遮蔽隔離(SWAMI)的技術(shù)而完成對LOCOS工藝的改進以減 少對有源區(qū)的侵蝕。在SWAMI中，在形成氧化物之前于溝槽側(cè)壁上形成氮化物以減少 氧化物的侵蝕及鳥嘴的形成。對于關(guān)于這些及其它隔離技術(shù)的更多細節(jié)，參看于2004 年11月23日申請的杰克H.袁(Jack H. Yuan)的題為"具有高耦合比率的自對準溝槽 填充(SELF-ALIGNED TRENCH FILLING WITH HIGH COUPLING RATIO)"的美國專 利申請案第10/996,030號及于2005年10月14日申請的杰克H.袁(JackH. Yuan)的題 為"用于窄間隙隔離區(qū)域的自對準溝槽填充(SELF-ALIGNED TRENCH FILLING FOR NARROW GAP ISOLOATION REGIONS)"的美國專利申請案第11/251,386號，兩者的 全文均以引用的方式并入本文中。
圖6為根據(jù)一個實施例的NAND快閃存儲器單元的陣列的一部分的平面圖。水平展 示平行的字線336，其上覆并跨越一組電荷存儲區(qū)域332以形成一行存儲器單元的控制 柵極。透明地圖示說明字線336以展示下伏電荷存儲區(qū)域332、溝槽隔離區(qū)域350等等。 應(yīng)了解字線為連續(xù)的且形成于溝槽隔離區(qū)域350及電荷存儲區(qū)域332上方。每一電荷存 儲區(qū)域332形成于鄰近的溝槽隔離區(qū)域350 (其在圖6中垂直地展示或在位線方向上展 示)之間。通過溝槽350提供的水平方向或字線方向的隔離允許制造電荷存儲區(qū)域的列 或串。每一列經(jīng)由如圖l所示的觸點而在一端(例如，漏極)連接到個別位線362且在 另一端連接到共用源極線(未展示)，從而界定快閃存儲元件的NAND串或列。為了說 明的簡易起見而僅說明一個位線362 (無觸點連接)。典型存儲器陣列將包括數(shù)以千計的 列或NAND串，且可包括任何數(shù)目的存儲器單元，并非如所說明的僅為四個。
根據(jù)一個實施例，將隔離部件340提供于在位線方向上鄰近的電荷存儲區(qū)域332之 間。隔離部件減少相鄰電荷存儲區(qū)域之間的電荷耦合。電場與電荷存儲區(qū)域332相關(guān)聯(lián)， 其視存儲于區(qū)域中的電荷的量而定。這些電場可具有在任一方向上的分量，因此影響相 鄰存儲元件的表觀閾值電壓。隔離部件340可提供這些電場的終止點以減少相鄰電荷存儲區(qū)域之間的電荷耦合的量，且因此減少存儲器單元的表觀閾值電壓的偏移的發(fā)生。在 一個實施例中，隔離部件340為通過使用如后文中描述的側(cè)壁制造技術(shù)而形成的隔離側(cè) 壁或屏障板。
雖然未如此受限，但屏障板340尤為適于減少在位線方向上彼此鄰近的電荷存儲區(qū) 域340之間的電荷耦合。屏障對于具有在位線方向以及其它方向上的分量的電場提供終 止。雖然將板340提供于在位線方向上鄰近的電荷存儲區(qū)域之間，但其可在其'它相鄰電 荷存儲區(qū)域(例如處于相鄰位線及字線上且因此對角鄰近的電荷存儲區(qū)域)之間提供屏 蔽。
屏障板340形成于在位線方向上鄰近的堆疊之間。每一板通過絕緣部件338而與其 最為鄰近的電荷存儲區(qū)域332分隔。絕緣部件338可為沿每一堆疊而形成以在位線方向 上于對應(yīng)屏障板與電荷存儲區(qū)域之間提供絕緣的介電間隔物。如同屏障板340，間隔物 沿在位線方向上鄰近的堆疊的位線側(cè)而在字線方向上延伸。在一個實施例中，絕緣部件 為通過使用側(cè)壁制造技術(shù)而形成的絕緣側(cè)壁。雖然未展示，但絕緣部件338及隔離部件 340還可沿電荷存儲區(qū)域的面對NAND串的選擇柵極的位線側(cè)而形成。
在一個實施例中，屏障板340為浮動的且不具有電連接。由例如多晶硅或金屬的傳 導(dǎo)材料形成的每一浮動屏障板通過絕緣區(qū)域338而電容性地耦合到其最為鄰近的字線 336。其電壓將隨其最為鄰近的控制柵極336的電壓而上升及下降。電壓將根據(jù)其耦合 到控制柵極的比率而改變。所述比率取決于絕緣區(qū)域的介電常數(shù)及大小以及屏障、電荷 存儲區(qū)域及/或字線336的大小及材料。
根據(jù)本發(fā)明的實施例的技術(shù)可簡化對隔離部件的制造。在一個實施例中，通過簡單 地沉積屏障板材料且對其進行回蝕以形成如關(guān)于圖8A到圖8G所說明的板狀屏障而形 成浮動屏障板340。在其它實施例中，板不為浮動的，但遠離個別存儲器單元而制作到 字線的連接(例如，在--行的第一存儲器單元之前或最后的存儲器之后)以避免以所形 成的裝置的間距大小而進行的復(fù)雜遮蔽操作。舉例來說，可在一行的第一存儲器單元之 前、所述行的最后的存儲器單元之后或在存儲器陣列的行內(nèi)的開口或間斷處提供電連 接。
圖7為描繪根據(jù)一個實施例用于形成存儲器陣列的方法的流程圖。圖8A到圖8G 說明在例如圖7所描繪的制造過程的制造過程期間的各點處的存儲器陣列。注意，為了 闡述的清楚而未說明所屬領(lǐng)域的技術(shù)人員應(yīng)了解的制造過程的許多步驟。參看圖8A到 圖8G而描述圖7以強調(diào)并說明過程的所選步驟，但不限于所述裝置的制造。因此，雖 然圖7及圖8A到圖8G描繪特定NAND快閃存儲器實例，但可根據(jù)其它制造過程來使用所揭示的原理以形成其它類型的裝置。
圖8A為存儲器陣列的沿圖6的線A的橫截面圖，其描繪襯底300，將于所述襯底 上及其中制造多個非易失性NAND型快閃存儲器裝置。 一般使用襯底300來表示襯底， 但其在對于各種實施方案合適時還可包括形成于其中的P阱及/或N阱。舉例來說，可 如圖5所描繪而在襯底300中形成P阱及N阱。
在圖7的步驟402處，執(zhí)行對包括襯底300的三重阱的植入及相關(guān)聯(lián)的退火。在對 三重阱進行植入及退火之后，在襯底300上方形成介電層330。電介質(zhì)330形成許多存 儲元件的隧道介電區(qū)域且可包括氧化物或在各種實施例中的其它合適介電材料。介電層 330可通過使用已知化學(xué)氣相沉積(CVD)工藝、金屬有機CVD工藝、物理氣相沉積 (PVD)工藝、原子層沉積(ALD)工藝而沉積，通過使用熱氧化工藝而生長或通過使 用另一合適工藝而形成。在一個實施例中，電介質(zhì)330在厚度上約為70埃到100埃。 然而，可根據(jù)各種實施例而使用較厚或較薄的層。另外(且任選地)，可將其它材料沉 積于電介質(zhì)上、沉積于電介質(zhì)下或并入于電介質(zhì)內(nèi)以形成介電層330。
在步驟406處，在隧道氧化物層的頂部上沉積電荷存儲層。在圖8A中，電荷存儲 層為第一傳導(dǎo)層332,其將構(gòu)成所制造的串的存儲器裝置的浮動?xùn)艠O。在一個實施例中， 傳導(dǎo)層332為通過使用如上文所述的已知工藝而沉積的多晶硅。在其它實施例中，可使 用其它傳導(dǎo)材料。在一個實施例中，傳導(dǎo)層332在厚度上約為500埃。然而，可根據(jù)實 施例而使用比500埃厚或薄的傳導(dǎo)層。
在步驟406處沉積的電荷存儲層可包括傳導(dǎo)浮動?xùn)艠O材料(例如，多晶硅)或介電 電荷存儲材料(例如，氮化硅)。如果使用ONO三層電介質(zhì)，則步驟404可包括沉積第 一氧化硅層且步驟406可包括沉積氮化物電荷存儲層?？稍谏院蟛襟E中沉積第二氧化硅 層以形成柵極間電介質(zhì)(其在后文中得到論述)。
在一個實施例中，使用特制介電層且在其中形成電荷存儲區(qū)域。舉例來說，可使用 富硅二氧化硅的特制層來捕集并存儲電子。所述材料描述于以下兩篇文章中迪瑪利亞 (DiMaria)等人的"使用富硅SI02注入體及浮動多晶硅存儲層的電可變只讀存儲器 (Electrically-alterable read-only-memory using Si-rich SI02 injectors and a floating polycrystalline silicon storage layer)", J. Appl. Phys. 52 (7)， 1981年7月，第4825-4842 頁；霍瑞(Hori)等人的"用于非易失性存儲器應(yīng)用的具有硅植入式柵極Si02絕緣體的 MOSFET (A MOSFET with Si-implanted Gate-Si02 Insulator for Nonvolatile Memory Applications)", IEDM 92， 1992年4月，第469-472頁，兩篇文章以全文引用方式而并 入本文中。作為實例，所述層的厚度可為約500埃?？山M合步驟404及406，因為特制介電層將形成隧道介電層、電荷存儲層及(任選地)柵極間介電層。
在沉積浮動?xùn)艠O或其它電荷存儲層之后，在步驟408處沉積氮化物犧牲層342。氮 化物層在厚度上可約為400埃。然而，厚度可比本文提供的示范性尺寸大或小，且可隨 實施方案而變化。層330、 332及342為用以形成多個裝置的初步NAND串堆疊層。將 通過使用這些層作為起始層而建構(gòu)多個NAND串。
在形成層330、 332及342之后，可在步驟410處在氮化物層342上沉積硬掩模以 開始界定裝置的個別NAND串?？墒褂霉饪谭▉碓谒鰠^(qū)上形成光致抗蝕劑的條帶以成 為NAND串。在形成光致抗蝕劑的條帶之后，可(例如)通過使用各向異性等離子蝕刻 (以對于所遇每一平坦層在物理蝕刻與化學(xué)蝕刻之間的適當(dāng)平衡而進行的反應(yīng)性離子蝕 刻)而蝕刻暴露的掩模層。在蝕刻了掩模后，可移除光致抗蝕劑。
在步驟412處，通過使用掩模而蝕刻氮化物層及浮動?xùn)艠O層以形成個別NAND串堆 疊區(qū)域。這些將成為存儲器裝置的個別NAND串。三個NAND串堆疊區(qū)域在字線方向 上彼此鄰近。在步驟414處，蝕刻襯底300以在堆疊之間形成隔離溝槽350。溝槽使存 儲器單元的鄰近列與其襯底的對應(yīng)有源區(qū)域彼此隔離以界定個別NAND串。在步驟416 處以例如二氧化硅的電介質(zhì)來填充隔離溝槽350以提供有效隔離。在步驟418處通過使 用(例如)化學(xué)機械研磨而研磨過量氧化物及氮化物層342的任何剩余部分以使每一浮 動?xùn)艠O332的上表面平坦化。圖8B為在步驟418之后存儲器陣列的沿圖6的線A的橫 截面圖。
可根據(jù)實施例而使用用于形成隔離溝槽350的各種技術(shù)。舉例來說，溝槽350可為 通過蝕刻穿過如已描述的預(yù)沉積的浮動?xùn)艠O及隧道介電層而形成的深自對準溝槽。在一 個實施例中可以生長電介質(zhì)來填充溝槽以使得隨后沉積的控制柵極層可于浮動?xùn)艠O之 間在字線方向上延伸以獲得增加的耦合。對于關(guān)于利用深自對準溝槽的一個技術(shù)的更多 信息，見于2004年11月23日申請的杰克H.袁(Jack H. Yuan)的題為"具有高耦合比 率的自對準溝槽填充(SELF-ALIGNED TRENCH FILLING WITH HIGH COUPLING RATIO)"的美國專利申請案第10/996,030號，所述申請案的全文以引用方式并入本文 中。在一個實施例中，溝槽350各自包括以生長電介質(zhì)填充的下部溝槽部分及以沉積的 電介質(zhì)填充的上部溝槽部分，如于2005年10月14日申請的杰克H.袁(Jack H. Yuan) 的題為"用于窄間隙隔離區(qū)域的自對準溝槽填充(SELF-ALIGNED TRENCH FILLING FOR NARROW GAP ISOLOATION REGIONS)"的美國專利申請案第11/251,386號中所 描述，所述申請案的全文以引用方式并入本文中。在其它實施例中可使用例如如先前所 描述的LOCOS或SWAMI的其它技術(shù)。在一些實施例中，可在浮動?xùn)艠O及/或隧道電介質(zhì)之前形成隔離溝槽，如當(dāng)前所描述。
在步驟420處沉積電介質(zhì)用于柵極間介電區(qū)域334。在一個實施例中，柵極間電介 質(zhì)為多層ONO(氧化物-氮化物-氧化物)，其具有50埃的第一氧化物層厚度、70埃的氮 化物層厚度及70埃的第二氧化物層厚度。所述配置的有效ONO厚度在140埃左右。可 使用其它大小及其它類型的材料。在步驟422處形成用于控制柵極336的一個或一個以 上層。在一個實施例中，控制柵極336具有約2000埃的厚度。在一個實施例中，沉積 多晶硅層344、硅化鉤(WSi)層346及氮化硅(SiN) 348以形成控制柵極336。 WSi 346 為較低電阻層且SiN為絕緣體。圖8C描繪在步驟422之后存儲器陣列的沿圖6的線A 的橫截面圖。
在步驟424處，在硬掩模(例如SiN 348上方的沉積氧化物)上形成光致抗蝕劑圖 案以界定陣列的個別控制柵極或字線336。在步驟426處蝕刻層348、 346、 344、 334、 332及330以在大體上垂直于位線方向(在圖8A到圖8C中為垂直)的方向(在圖8A 到圖8C中為水平)上形成字線?？稍诓襟E426處使用等離子蝕刻、離子研磨、純物理 離子蝕刻或另一合適技術(shù)來形成字線。在一個實施例中，在步驟426處未蝕刻隧道介電 層330，從而在襯底上方于位線方向上保留連續(xù)的介電材料條帶(在每一電荷存儲區(qū)域 正下方以及其間)。圖8D為存儲器陣列的沿圖6的線B的橫截面圖，其說明具有圖8D 中所水平描繪的在位線方向上彼此鄰近的三個堆疊的陣列的切割。
在步驟428處，執(zhí)行側(cè)壁氧化、側(cè)壁沉積或兩者的組合。可將裝置置于高溫下具有 某一百分比的環(huán)境氧氣的爐中，以使得經(jīng)暴露表面氧化，其提供保護層。還可使用側(cè)壁 氧化來圓化浮動?xùn)艠O及控制柵極的邊緣。對高溫(例如，超過1000攝氏度)氧化物生 長的替代方案為高密度氪等離子中的低溫(例如，400攝氏度)氧化物生長?？稍?硅 技術(shù)的新范例(New Paradigm of Silicon Technology)",近江(Ohmi)、小谷(Kotani)、 平山(Hirayama)及森本(Morimoto) ， IEEE學(xué)報(Proceedings of the IEEE)，第89巻， 第3號，2001年3月；"通過高密度氪等離子體中產(chǎn)生的氧自由基進行的高氧化硅膜低 溫生長 (Low-Temperature Growth of High Silicon Oxide Films by Oxygen Radical Generated in High Density Krypton Plasma)",平山(Hirayama)、關(guān)根(Sekine)、齊藤(Saito) 及近江(Ohmi),日本的東北大學(xué)電子工程系(Dept. of Electronic Engineering,Tohoku University, Japan), 1999 IEEE;及"通過高密度氪等離子體中產(chǎn)生的氧自由基進行的低 溫下高度可靠的超薄氧化硅膜形成(Highly Reliable Ultra thin Silicon Oxide Film Formation at Low Temperature by Oxygen Radical Generated in High-Density Krypton Plasma)",關(guān)根(Sekine)、齊藤(Saito)、平山(Hirayama)及近江(Ohmi)，日本的東北大學(xué)(Tohoku University, Japan), 2001 IEEE中找到關(guān)于側(cè)壁氧化的更多信息，所 述三者的全文均以引用方式并入本文中。
在步驟430處于植入過程中形成N+源極/漏極區(qū)域324。舉例來說，可使用砷或磷 植入。可使用鹵素植入，且在一些實施例中，執(zhí)行退火工藝。圖8E描繪在于鄰近電荷 存儲區(qū)域332下方的襯底中的有源區(qū)之間形成N+區(qū)域324之后存儲器陣列的沿圖6的 線B的橫截面圖。
在步驟432及434處，在于位線方向上彼此鄰近的堆疊之間形成絕緣部件338。堆 疊的每一層具有上表面及下表面，兩個在字線方向上大體上平行的側(cè)及兩個在位線方向 上大體上平行的側(cè)(第一位線側(cè)描繪于圖8A到圖8C中)。如圖8E所描繪，絕緣部件 沿鄰近電荷存儲區(qū)域332、柵極間介電區(qū)域334及多個控制柵極層336的位線側(cè)而形成。 在一個實施例中，絕緣部件僅沿控制柵極336的傳導(dǎo)部分(例如，多晶硅344)形成而 不沿例如WSi 346或SiN 348的層形成。在一個實施例中，絕緣部件338為介電側(cè)壁間 隔物(例如，氧化物、氮化物等等)。其可通過使用ALD、 CVD等等沉積氧化物(步驟 432)且對其進行回蝕(步驟434)以形成絕緣側(cè)壁而形成。
在步驟436處(例如)通過沉積多晶硅、金屬或其它材料而形成傳導(dǎo)材料以用于隔 離部件340。多晶硅為高度保形的且在一個實施例中經(jīng)沉積以形成隔離屏障板340。可 在步驟438處蝕刻所沉積的材料以沿每一絕緣側(cè)壁338形成側(cè)壁板。在一個實施例中， 屏障板340在位線方向上具有約50埃或50埃以下的厚度。可使用大于或小于50埃的 其它厚度。舉例來說，在一個實施例中可使用20埃或IO埃的屏障板?？赏ㄟ^具有此量 值的非常薄的傳導(dǎo)層來提供充分終止。圖8F描繪存儲器陣列的沿圖6的線B的橫截面 圖，其中沿絕緣區(qū)域338而形成屏障板340。在位線方向上的鄰近電荷存儲區(qū)域之間(在 鄰近浮動?xùn)艠O的相對的位線側(cè)之間)提供兩個板。每一屏障板可提供對由存儲于鄰近電 荷存儲區(qū)域上或其中的電荷產(chǎn)生的電場的終止。因此，存儲器單元的表觀閾值電壓的偏 移可減小。
在步驟440處形成層間電介質(zhì)352以填充陣列。圖8G為在步驟440之后存儲器陣 列的沿圖6的線B的橫截面圖。在步驟442處，可執(zhí)行各種后端處理。舉例來說，可蝕 刻各種觸點、形成金屬互連等等以完成陣列的制造。
可根據(jù)實施例而進行對屏障板340的各種修改。圖8F到圖8G描繪在位線方向上的 堆疊之間形成且在字線方向上延伸的屏障板。從大約電荷存儲區(qū)域的下表面的水平面到 大約WSi層346的中間地形成所述板。在一個實施例中，屏障可能不一直延伸到電荷存 儲區(qū)域332的下表面。在另一實施例中，屏障板幾乎形成到襯底300的上部部分。屏障板還可延伸到大約SiN層348的上表面的水平面或僅延伸到電荷存儲區(qū)域332的上表面。 在一個實施例中，絕緣部件338不延伸到形成控制柵極的部分的層(例如WSi 346或SiN 348)的水平面。在每一情況下，浮動屏障板均與控制柵極336 (344到348)電絕緣。
由于屏障板為浮動的且由傳導(dǎo)材料制成，因此其將電容性地耦合到其最為鄰近的浮 動?xùn)艠O及控制柵極。此可增加控制柵極336對其對應(yīng)電荷存儲區(qū)域的影響?？刂茤艠O將 電容性地耦合到屏障板且屏障板將電容性地耦合到電荷存儲區(qū)域。因此，控制柵極將展 現(xiàn)對于電荷存儲區(qū)域的較強影響。
圖9描繪替代實施例，其中在鄰近電荷存儲區(qū)域332之間包括單一浮動屏障板340。 鄰近字線堆疊之間的單一板仍提供對由存儲于鄰近存儲區(qū)域中的電荷產(chǎn)生的電場的終 止點。單一屏障板340將電容性地耦合到其最為鄰近的堆疊中的每一者。其在與如圖8F 及圖8G所示的兩個板相比時將不如此接近地跟隨鄰近字線的電壓。然而，所述布置仍 可在鄰近電荷存儲區(qū)域之間提供屏蔽。因為在兩個控制柵極與電荷存儲區(qū)域之間提供單 一屏障板，所以在一個實施例中所述板不電連接到鄰近字線中的任一者。以此方式，屏 障板對于鄰近電荷存儲區(qū)域兩者均提供獨立電隔離。
如圖9所說明的單一屏障板尤其適于具有減小的裝置尺寸的實施方案。當(dāng)按比例縮 放陣列的存儲器單元時，鄰近堆疊區(qū)域之間在位線方向上的距離減小。為了形成如圖8F 及圖8G所說明的具有獨立電特征的兩個隔離屏障板，沉積或其它工藝必須形成所述兩 個板且在其之間提供足夠隔離。如果如圖9所說明而形成單一板，則可放松在此工藝層 級的制造要求。步驟436及438 (圖7)僅需沉積傳導(dǎo)層且對其進行蝕刻以形成單一屏 障板340。因此，對在鄰近堆疊區(qū)域之間的狹窄空間內(nèi)進行沉積及蝕刻的要求較少。
在于鄰近電荷存儲區(qū)域之間利用兩個屏障板的實施例中，屏障板可電連接到其最為 鄰近的字線336。舉例來說，參看圖6，字線336,的右側(cè)部分以其正常布置而經(jīng)描繪， 其中一個或一個以上層上伏且因此防礙觀看到柵極間介電區(qū)域334、浮動?xùn)艠O332及溝 槽350。在字線336i的末端于字線與其最為接近的兩個屏障板340之間提供觸點354。 觸點可為在圖7的步驟442處作為后端處理的部分而形成的蝕刻觸點或簡單金屬互連。 因為連接并非沿每一字線的整個長度(包括每一控制柵極上覆于對應(yīng)浮動?xùn)艠O之處)而 形成，所以裝置間距處的精確對準并非必要?？稍诖鎯ζ麝嚵械倪h離個別存儲器陣列中 的任一者的部分處提供連接。通過直接電連接，屏障板將處于與字線相同的電位，且如 已描述地提供終止及增大的耦合。參看圖10及圖11而較為充分地描述電連接354的位 置。
圖10描繪存儲器單元陣列502的示范性結(jié)構(gòu)。作為一個實例，描述被分割為1,024個塊的NAND快閃EEPROM。可同時擦除存儲于每一塊中的數(shù)據(jù)。在一個實施例中， 塊為經(jīng)同時擦除的最小單元單位。在此實例中，在每一塊中，存在8,512個列，將其劃 分為偶數(shù)列與奇數(shù)列。還將位線劃分為偶數(shù)位線(BLE)及奇數(shù)位線(BLO)。圖10展 示串聯(lián)連接以形成NAND串的四個存儲器單元。雖然展示每一 NAND串中包括四個單 元，但可使用四個以上或四個以下單元(例如，16個、32個或另一數(shù)目)。NAND串的 一個端子經(jīng)由第一選擇晶體管(還稱為選擇柵極)SGD而連接到對應(yīng)位線，且另一端子 經(jīng)由第二選擇晶體管SGS而連接到c-源極。在一個實施例中，對于存儲器單元的對應(yīng)行 在字線與一個或一個以上屏障板之間提供觸點或電連接354。如所描繪，在字線的處于 塊的個別存儲器單元的外部或超出塊的個別存儲器單元的部分處提供連接。舉例來說， 圖IO展示超出每一行存儲器單元的最后的存儲器單元的觸點354。可在字線與屏障板之 間形成簡單觸點、通路或其它互連。在另一實施例中，可在存儲器單元的塊外部超出一 行的第一存儲器單元的位置處形成觸點354。舉例來說，可在字線WL3—i與其對應(yīng)屏障 板之間在WL3j的處于連接到BLEQ的行的存儲器單元之前的部分處形成觸點。此連接 可處于字線的在行控制電路506之后且在第一存儲器單元(連接到BLEQ)之前的部分 處。
在許多陣列實施方案中常見在存儲器陣列中規(guī)定數(shù)目的位線后提供周期性間斷。舉 例來說，在每100個位線之后，陣列的部分可開放且在形成另100個位線之前不包括任 何存儲器單元?？蓪⒋鎯ζ麝嚵械倪@些個別部分稱為子陣列。
圖11描繪在利用所述配置時的陣列及塊的詳細視圖。所說明的塊包括為不同子陣 列的部分的個別部分。子陣列包括數(shù)目m個奇數(shù)及偶數(shù)位線。因此，所說明的塊包括由 位線BLEo、 BLOo到位線BLEm、 BLC^形成的第一部分。在陣列中的每一開口之前的位 線的數(shù)目m可隨實施例而變化。舉例來說，在各種實施方案中，m可等于50或100或 數(shù)百個位線。已將圖11中的塊簡化為僅展示陣列中的一個此間斷，但可在陣列中于每m 個奇數(shù)及偶數(shù)位線之后提供周期性間斷直到到達陣列的末端為止。可在陣列中的每一開 口或間斷處或僅在開口的一部分處提供屏障板與鄰近字線之間的連接354。
存儲器陣列中的周期性開口尤為適用于隔離部件與其對應(yīng)字線之間的觸點的形成。
圖11說明隔離部件與對應(yīng)字線之間的在BLOm與BLEmw之間的開口處的觸點354。因 為陣列中的開口較大，所以在隔離部件與字線之間形成觸點所需的精確程度不像試圖實 現(xiàn)沿字線的長度的連續(xù)觸點所需要的精確程度一般大。無需以裝置級間距而形成觸點。 如果裝置間距為(例如)50 nm，則可(例如)以100 nm或100 nm以上的較大大小來 形成觸點。此可極大地改進制造隔離部件的簡易性且改進合格率。可預(yù)期較少的可歸因于無意中的短路或開路的故障，因為制造中所需的精確程度較小。雖然未加以說明，但 在一個實施例中可在存儲器陣列中的每一開口 (或其某一部分)處制作隔離部件與對應(yīng) 字線之間的觸點。因此，在另外m個奇數(shù)及偶數(shù)位線之后，可在隔離部件與字線之間形 成額外觸點354。
在一個實施例的存儲器單元的讀取及編程操作期間，同時選擇4,256個存儲器單元。 所選存儲器單元具有同一字線(例如，WL2-i)及相同類型的位線(例如，偶數(shù)位線)。 因此，可同時對532個字節(jié)的數(shù)據(jù)進行讀取或編程。同時讀取或編程的這532個字節(jié)的 數(shù)據(jù)形成邏輯頁。因此，在此實例中， 一個塊可存儲至少8個頁。當(dāng)每一存儲器單元存 儲兩位數(shù)據(jù)時(例如，多級單元)， 一個塊存儲16個頁。
在讀取及驗證操作中，所選塊的選擇柵極(SGD及SGS)升高到一個或一個以上選 擇電壓且所選塊的未選字線(例如，WL0、 WL1及WL3)升高到讀取通過電壓(例如， 4.5伏)以使得晶體管作為傳遞柵極而操作。所選塊的所選字線(例如，WL2)連接到 參考電壓，針對每一讀取及驗證操作規(guī)定其電平以確定所關(guān)注的存儲器單元的閾值電壓 是否處于所述電平以上或以下。舉例來說，在一位存儲器單元的讀取操作中，將所選字 線WL2接地，從而檢測閾值電壓是否高于OV。在一位存儲器單元的驗證操作中，將所 選字線WL2連接到(例如)2.4V，使得隨著編程進行，驗證閾值電壓是否已達到2.4 V。 源極及p阱在讀取及驗證期間處于零伏。所選位線(BLe)經(jīng)預(yù)充電到(例如)0.7 V電 平。如果閾值電壓高于讀取或驗證電平，則所關(guān)注的位線(BLe)的電位電平由于相關(guān) 聯(lián)的非傳導(dǎo)存儲器單元而維持于高電平。另一方面，如果閾值電壓低于讀取或驗證電平， 則所關(guān)注的位線(BLe)的電位電平由于傳導(dǎo)的存儲器單元而降低到低電平，例如小于 0.5 V。通過連接到位線且感測所得位線電壓的讀出放大器來檢測存儲器單元的狀態(tài)。對 存儲器單元進行編程還是擦除之間的差異取決于凈負電荷是否存儲于浮動?xùn)艠O中。舉例 來說，如果負電荷存儲于浮動?xùn)艠O中，則閾值電壓變得較高且晶體管可處于操作的增強 模式中。
當(dāng)在一個實例中對存儲器單元進行編程時，漏極及p阱接收0伏，而控制柵極接收 具有增加的量值的一系列編程脈沖。在一個實施例中，所述系列中的脈沖的量值在7伏 到20伏的范圍內(nèi)變化。在其它實施例中，所述系列中的脈沖的范圍可不同，例如，具 有高于7伏的起始電平。在對存儲器單元的編程期間，在編程脈沖之間的時期中執(zhí)行驗 證操作。即，在每一編程脈沖之間讀取正并行編程的一單元群組中的每一單元的編程電 平以確定其是否已達到或超過其正被編程到的驗證電平。驗證編程的一種方式為在特定 比較點測試傳導(dǎo)性。通過針對所有后續(xù)編程脈沖使位線電壓從O升高到Vdd (例如，2.5伏)而在(例如)NAND單元中鎖定(lockout)被驗證為經(jīng)充分編程的單元以終止針對 那些單元的編程過程。在一些情況下，將限制脈沖的數(shù)目(例如，20個脈沖)且如果最 后一個脈沖未充分編程給定存儲器單元，則假設(shè)出錯。在一些實施方案中，在編程之前 (以塊或其它單位)擦除存儲器單元。
圖12為可用以實施本發(fā)明的一個或一個以上實施例的快閃存儲器系統(tǒng)的一個實施 例的框圖?？墒褂闷渌到y(tǒng)及實施方案。由列控制電路504、行控制電路506、 c源極控 制電路510及p阱控制電路508來控制存儲器單元陣列502。列控制電路504連接到存 儲器單元陣列502的位線以用于讀取存儲于存儲器單元中的數(shù)據(jù)，用于確定存儲器單元 在編程操作期間的狀態(tài)且用于控制位線的電位電平以促進或禁止編程及擦除。行控制電 路506連接到字線以選擇字線中的一者，施加讀取電壓，施加與由列控制電路504控制 的位線電位電平結(jié)合的編程電壓且施加擦除電壓。C源極控制電路510控制連接到存儲 器單元的共用源極線(在圖9中標為"C源極")。p阱控制電路508控制p阱電壓。
由列控制電路504讀出存儲于存儲器單元中的數(shù)據(jù)且經(jīng)由數(shù)據(jù)輸入/輸出緩沖器512 而將其輸出到外部I/O線。經(jīng)由外部I/O線將待存儲于存儲器單元中的編程數(shù)據(jù)輸入到 數(shù)據(jù)輸入/輸出緩沖器512且將其傳送到列控制電路504。外部I/O線連接到控制器518。
將用于控制快閃存儲器裝置的命令數(shù)據(jù)輸入到控制器518。命令數(shù)據(jù)通知快閃存儲 器請求何種操作。將輸入的命令傳送到為控制電路515的部分的狀態(tài)機516。狀態(tài)機516 控制列控制電路504、行控制電路506、 c源極控制510、 p阱控制電路508及數(shù)據(jù)輸入/ 輸出緩沖器512。狀態(tài)機516還可輸出快閃存儲器的狀態(tài)數(shù)據(jù)，例如就緒/忙碌或通過/ 失敗。 控制器518連接到例如個人計算機、數(shù)字相機或個人數(shù)字助理等等的主機系統(tǒng)或可 與其連接。其與發(fā)起命令的主機通信(例如)以將數(shù)據(jù)存儲到存儲器陣列502或從存儲 器陣列502讀取數(shù)據(jù)，且提供或接收所述數(shù)據(jù)?？刂破?18將所述命令轉(zhuǎn)換為可由為控 制電路515的部分的命令電路514解譯并執(zhí)行的命令信號。命令電路514與狀態(tài)機516 通信。控制器518通常含有緩沖存儲器以用于寫入到存儲器陣列或從存儲器陣列讀取的 用戶數(shù)據(jù)。
一個示范性存儲器系統(tǒng)包含一個包括控制器518的集成電路及各自含有存儲器陣列
及相關(guān)聯(lián)的控制、輸入/輸出及狀態(tài)機電路的一個或一個以上集成電路芯片。存在將系統(tǒng) 的存儲器陣列及控制器電路一同集成于一個或一個以上集成電路芯片上的趨勢。存儲器
系統(tǒng)可嵌入為主機系統(tǒng)的部分，或可包括于可裝卸地插入到主機系統(tǒng)中的存儲器卡(或 其它封裝)中。所述卡可包括整個存儲器系統(tǒng)(例如，包括控制器)或僅包括具有相關(guān)聯(lián)的外圍電路的存儲器陣列(其中將控制器或控制功能嵌入于主機中)。因此，控制器 可嵌入于主機中或包括于可裝卸式存儲器系統(tǒng)內(nèi)。
圖13為描述用于對非易失性存儲器系統(tǒng)進行編程的方法的流程圖。如對于所屬領(lǐng) 域的技術(shù)人員將為顯而易見的，可視特定應(yīng)用或?qū)嵤┓桨竵硇薷?、添加或移除各種步驟 而仍處于本發(fā)明的范圍及精神內(nèi)。在各種實施方案中，在編程之前擦除存儲器單元(以 塊或其它單位而進行)。在圖13的步驟650處，通過控制器518發(fā)布數(shù)據(jù)加載命令且將 其輸入到命令電路514，從而允許將數(shù)據(jù)輸入到數(shù)據(jù)輸入/輸出緩沖器512。輸入的數(shù)據(jù) 被視為命令且經(jīng)由未加以說明的輸入到命令電路514的命令鎖存信號而通過狀態(tài)機516 鎖存。在步驟652中，從控制器518將表示頁地址的地址數(shù)據(jù)輸入到行控制器506。輸 入的數(shù)據(jù)被視為頁地址且經(jīng)由狀態(tài)機516鎖存(通過輸入到命令電路514的地址鎖存信 號而實現(xiàn))。在步驟654處，將532個字節(jié)的編程數(shù)據(jù)輸入到數(shù)據(jù)輸入/輸出緩沖器512。 應(yīng)注意，532個字節(jié)的編程數(shù)據(jù)對于所描述的特定實施方案為特定的，且其它實施方案 將要求或利用各種其它大小的編程數(shù)據(jù)?？蓪⑺鰯?shù)據(jù)鎖存于用于所選位線的寄存器 中。在一些實施例中，還將數(shù)據(jù)鎖存于用于所選位線的第二寄存器中以用于驗證操作。 在步驟656處，通過控制器318發(fā)布編程命令且將其輸入到數(shù)據(jù)輸入/輸出緩沖器512。 經(jīng)由輸入到命令電路514的命令鎖存信號而通過狀態(tài)機316鎖存命令。
在步驟658處，將施加到所選字線的編程脈沖電壓電平Vpgm初始化為起始脈沖(例 如，12伏)，且將由狀態(tài)機516維持的編程計數(shù)器PC初始化為0。在步驟660處，向所 選字線施加編程電壓(Vpgm)脈沖。包括待編程的存儲器單元的位線接地以啟用編程， 而其它位線連接到Vdd以在施加編程脈沖期間禁止編程。
在步驟662處，驗證所選存儲器單元的狀態(tài)。如果檢測到所選單元的目標閾值電壓 已達到適當(dāng)電平(例如，邏輯0的經(jīng)編程電平或多狀態(tài)單元的特定狀態(tài))，則所選單元 被驗證為經(jīng)編程到其目標狀態(tài)。如果檢測到閾值電壓尚未達到適當(dāng)電平，則所選單元不 被驗證為經(jīng)編程到其目標狀態(tài)。在步驟362處經(jīng)驗證為編程到其目標狀態(tài)的那些單元將 被排除于進一步編程之外。在步驟664處，確定是否所有待編程的單元均被驗證為己經(jīng) 編程到其對應(yīng)狀態(tài)(例如，通過檢查經(jīng)設(shè)計以檢測并發(fā)信號通知所述狀態(tài)的適當(dāng)數(shù)據(jù)存 儲寄存器)。如果為如此，則編程過程完成且成功，因為所有所選存儲器單元均經(jīng)編程 并經(jīng)驗證為到其目標狀態(tài)。在步驟666中報告通過的狀態(tài)。如果在步驟664處，確定并 非所有存儲器單元均已如此驗證通過，則編程過程繼續(xù)。在步驟668處，對照編程極限 值而檢查編程計數(shù)器PC。編程極限值的一個實例為20。如果編程計數(shù)器PC不小于20, 則將編程過程標記為失敗，且在步驟670處報告失敗的狀態(tài)。如果編程計數(shù)器PC小于20,則在步驟672處，Vpgm電平以步長而增大且編程計數(shù)器PC遞增。在步驟672之 后，過程返回到步驟660以施加下一 Vpgm編程脈沖。在成功編程過程的末尾，存儲器 單元的閾值電壓應(yīng)處于經(jīng)編程的存儲器單元的閾值電壓的 一 個或 一 個以上分布內(nèi)或經(jīng) 擦除的存儲器單元的閾值電壓的分布內(nèi)。
圖13的流程圖描繪如可針對二進制存儲裝置所應(yīng)用的單遍(single-pass)編程方法。 舉例來說，在如可針對多級存儲裝置所應(yīng)用的兩遍(two-pass)編程方法中，可在流程 圖的單一重復(fù)中使用多個編程或驗證步驟。可針對每一遍的編程操作執(zhí)行步驟650到 677。在第一遍中，可施加一個或一個以上編程脈沖且驗證其結(jié)果以確定單元是否處于 適當(dāng)中間狀態(tài)中。在第二遍中，可施加一個或一個以上編程脈沖且驗證其結(jié)果以確定單 元是否處于適當(dāng)最終狀態(tài)中。
圖14為描述用于讀取陣列502中的存儲器單元的過程的一個實施例的流程圖。在 步驟702中，從主機接收讀取命令且將其存儲于狀態(tài)機中。在步驟704中，接收并存儲 地址。圖14的過程假設(shè)具有一擦除狀態(tài)及三個編程狀態(tài)的四狀態(tài)存儲器單元。因此， 在一個實施例中，執(zhí)行三個讀取操作以讀取存儲于存儲器單元中的數(shù)據(jù)。如果存儲器具 有八個狀態(tài)，則執(zhí)行七個讀取操作；如果存儲器具有十六個狀態(tài)，則執(zhí)行十五個讀取操 作等等。在步驟706中，執(zhí)行第一讀取操作。向所選字線施加等效于狀態(tài)O與狀態(tài)1之 間的閾值電壓的第一讀取比較點，且每一位線上的讀出放大器進行關(guān)于所選字線與對應(yīng) 位線的相交處的單元為接通還是斷開的二元確定。如果檢測到單元為接通的，則其經(jīng)讀 取為處于狀態(tài)0中，否則單元處于狀態(tài)1、 2或3中。換句話說，如果存儲器單元的閾 值電壓大于第一讀取比較點，則假設(shè)存儲器單元處于經(jīng)擦除狀態(tài)0中。
在步驟708中，執(zhí)行第二讀取操作。向所選字線施加等效于狀態(tài)2與狀態(tài)l之間的 閾值電壓的第二讀取比較點，且每一位線上的讀出放大器進行關(guān)于所選字線與對應(yīng)位線 的相交處的單元為接通還是斷開的二元確定。"斷開"位線指示對應(yīng)存儲器單元處于狀 態(tài)0或狀態(tài)1中。"接通"位線指示對應(yīng)存儲器單元處于狀態(tài)2或狀態(tài)3中。
在步驟710中，執(zhí)行第三讀取操作。向所選字線施加等效于狀態(tài)3與狀態(tài)2之間的 閾值電壓的第三讀取比較點，且每一位線上的讀出放大器進行關(guān)于所選字線與對應(yīng)位線 的相交處的單元為接通還是斷開的二元確定。"斷開"位線將指示對應(yīng)單元處于狀態(tài)0 中、狀態(tài)1中或狀態(tài)2中。"接通"位線將指示對應(yīng)存儲器單元處于狀態(tài)3中。將在上 文闡述的三個順序步驟期間獲得的信息存儲于鎖存器中。使用解碼器來組合三個讀取操 作的結(jié)果以得到每一單元的狀態(tài)。舉例來說，狀態(tài)l將為以下三個讀取結(jié)果的結(jié)果在 步驟706中為接通，在步驟708中為斷開且在步驟710中為斷開。可反轉(zhuǎn)讀取操作的以上序列，對應(yīng)于圖5中所描繪的驗證波形序列。注意，還可配合本發(fā)明而使用其它讀取 過程。
已出于說明及描述的目的而提出對本發(fā)明的前述詳細描述。不希望其為詳盡的或?qū)?本發(fā)明限制為所揭示的精確形式。根據(jù)以上教示，許多修改及變化為可能的。選擇所描 述的實施例以最佳地闡述本發(fā)明的原理及其實踐應(yīng)用來因此使得所屬領(lǐng)域的其他技術(shù) 人員能夠在各種實施例中且以適于所預(yù)期的特別用途的各種修改而最佳地利用本發(fā)明。 希望由所附的權(quán)利要求書來界定本發(fā)明的范圍。
權(quán)利要求
1.一種制造非易失性存儲器的方法，其包含沿襯底在第一方向上形成多個鄰近的電荷存儲區(qū)域，所述電荷存儲區(qū)域具有下表面水平面；在所述電荷存儲區(qū)域上方形成多個鄰近的控制柵極，所述控制柵極具有上表面水平面；沿所述電荷存儲區(qū)域的在所述第一方向上面對鄰近電荷存儲區(qū)域的側(cè)且沿所述控制柵極的在所述第一方向上面對鄰近控制柵極的側(cè)形成絕緣部件，所述絕緣部件從至少所述浮動?xùn)艠O的所述下表面水平面延伸到至少所述控制柵極的所述上表面水平面；以及沿所述絕緣部件形成傳導(dǎo)隔離部件，所述隔離部件通過所述絕緣部件而與所述電荷存儲區(qū)域及所述控制柵極絕緣。
2. 根據(jù)權(quán)利要求l所述的方法，其中所述傳導(dǎo)隔離部件為浮動的。
3. 根據(jù)權(quán)利要求l所述的方法，其中所述多個電荷存儲區(qū)域中的每一電荷存儲區(qū)域為在大體上垂直于所述第一方向的第二方向上延伸的個別行的電荷存儲區(qū)域的部分；每一隔離部件沿在所述第一方向上其最接近的一行電荷存儲區(qū)域延伸且為所述行電荷存儲區(qū)域提供屏蔽；所述形成多個鄰近的控制柵極包括形成在所述第二方向上延伸的多個字線，其中每一字線形成于在所述第二方向上延伸的對應(yīng)行的電荷存儲區(qū)域上方；且所述方法進一步包含在每一隔離部件與形成于所述每一隔離部件在所述第一方向上最接近的所述行電荷存儲區(qū)域上方的字線之間提供電連接。
4. 根據(jù)權(quán)利要求3所述的方法，其中在所述字線的處于所述字線的行控制電路與所述字線的所述對應(yīng)行的電荷存儲區(qū)域的第一電荷存儲區(qū)域之間的一部分處提供所述電連接。
5. 根據(jù)權(quán)利要求3所述的方法，其中在所述字線的延伸超出所述字線的所述對應(yīng)行的電荷存儲區(qū)域的最后電荷存儲區(qū)域的一部分處提供所述電連接，所述最后電荷存儲區(qū)域為距所述字線的行控制電路最遠的電荷存儲區(qū)域。
6. 根據(jù)權(quán)利要求3所述的方法，其中所述非易失性存儲器包括其間具有大體上相等的間隔的第一多個位線及其間具 有大體上相等的間隔的第二多個位線；所述第一多個位線的最后位線鄰近于所述第二多個位線的第一位線，所述最后位 線與所述第一位線之間具有比所述第一多個位線的位線之間及所述第二多個位線 的位線之間的所述大體相等的間隔大的間隔；且在所述第一多個位線的所述最后位線與所述第二多個位線的所述第一位線之間 的所述較大間隔處提供所述電連接。
7. 根據(jù)權(quán)利要求1所述的方法，其中所述第一方向?qū)?yīng)于由所述多個電荷存儲區(qū)域及所述多個控制柵極形成的快閃 存儲器裝置的NAND串的位線軸；所述形成絕緣部件包含，對于在所述第一方向上鄰近的每一對電荷存儲區(qū)域及控 制柵極，沿所述對的第一電荷存儲區(qū)域的第一位線側(cè)及所述對的第一控制柵極的第 一位線側(cè)形成第一絕緣部件，且沿所述對的第二電荷存儲區(qū)域的第一位線側(cè)及所述 對的第二控制柵極的第一位線側(cè)形成第二絕緣部件；且所述形成傳導(dǎo)隔離部件包含，對于所述每一對，沿所述第一絕緣部件形成第一隔 離部件且沿所述第二絕緣部件形成第二隔離部件。
8. 根據(jù)權(quán)利要求l所述的方法，其中所述第---方向?qū)?yīng)于由所述多個電荷存儲區(qū)域及所述多個控制柵極形成的快閃 存儲器裝置的NAND串的位線軸；所述形成絕緣部件包含，對于在所述第一方向上鄰近的每一對電荷存儲區(qū)域及控 制柵極，沿所述對的第一電荷存儲區(qū)域的第一位線側(cè)及所述對的第一控制柵極的第 一位線側(cè)形成第一絕緣部件，且沿所述對的第二電荷存儲區(qū)域的第一位線側(cè)及所述 對的第二控制柵極的第一位線側(cè)形成第二絕緣部件；且所述形成傳導(dǎo)隔離部件包含，對于所述每一對，在所述第一絕緣部件與所述第二 絕緣部件之間形成單一隔離部件。
9. 根據(jù)權(quán)利要求1所述的方法，其中所述多個電荷存儲區(qū)域及所述多個控制柵極形成NAND串的存儲元件。
10. —種非易失性存儲器系統(tǒng)，其包含多個鄰近的電荷存儲區(qū)域，其沿襯底在第一方向上形成，所述電荷存儲區(qū)域具有下表面水平面及上表面水平面；多個鄰近的控制柵極，其在所述第一方向上形成于所述多個電荷存儲區(qū)域上方，所述控制柵極具有上表面水平面；絕緣部件，其沿所述電荷存儲區(qū)域的在所述第一方向上面對鄰近電荷存儲區(qū)域的 側(cè)且沿所述控制柵極的在所述第一方向上面對鄰近控制柵極的側(cè)，所述絕緣部件從 至少所述電荷存儲區(qū)域的所述下表面水平面與所述上表面水平面之間的水平面延 伸到所述控制柵極的所述上表面水平面；以及傳導(dǎo)隔離部件，其沿所述絕緣部件的面對所述第一方向的側(cè)，所述隔離部件通過 所述絕緣部件而與所述電荷存儲區(qū)域及所述控制柵極絕緣。
11. 根據(jù)權(quán)利要求IO所述的非易失性存儲器系統(tǒng)，其中所述傳導(dǎo)隔離部件為浮動的。
12. 根據(jù)權(quán)利要求IO所述的非易失性存儲器系統(tǒng)，其進一步包含若干行的電荷存儲區(qū)域，其在大體上垂直于所述第一方向的字線方向上形成，所 述多個電荷存儲區(qū)域中的每一電荷存儲區(qū)域為所述行中的個別一者的部分，所述第 一方向為位線方向；以及字線，其在所述字線方向上延伸，其中每一字線延伸跨越對應(yīng)行的電荷存儲區(qū)域； 其中每一絕緣部件在所述字線方向上沿相應(yīng)行中的每一電荷存儲區(qū)域的一個位 線側(cè)及所述相應(yīng)行的對應(yīng)字線的一個位線側(cè)延伸；其中每一傳導(dǎo)隔離部件在所述第二方向上沿所述絕緣部件中的一者延伸； 其中每一隔離部件包括到字線的電連接，所述字線形成于所述每一隔離部件在所述位線方向上最接近的一行電荷存儲區(qū)域上方。
13. 根據(jù)權(quán)利要求12所述的非易失性存儲器系統(tǒng)，其中每一字線由對應(yīng)行的控制柵極在所述第二方向上形成。
14. 根據(jù)權(quán)利要求12所述的非易失性存儲器系統(tǒng)，其中每一字線在所述第二方向上形成于對應(yīng)行的控制柵極上方且包括到其對應(yīng)行的 控制柵極的電連接。
15. 根據(jù)權(quán)利要求12所述的非易失性存儲器系統(tǒng)，其中所述電連接提供于所述字線的延伸超出所述對應(yīng)行的電荷存儲區(qū)域的最后電荷 存儲區(qū)域的一部分處，所述最后電荷存儲區(qū)域為距所述字線的行控制電路最遠的電 荷存儲區(qū)域。
16. 根據(jù)權(quán)利要求12所述的非易失性存儲器系統(tǒng)，其中所述電連接提供于所述字線的處于所述字線的行控制電路與所述字線的所述對 應(yīng)行的電荷存儲區(qū)域的第一電荷存儲區(qū)域之間的一部分處。
17. 根據(jù)權(quán)利要求12所述的非易失性存儲器系統(tǒng)，其中所述非易失性存儲器系統(tǒng)包括其間具有大體上相等的間隔的第一多個位線及其 間具有大體上相等的間隔的第二多個位線；所述第一多個位線的最后位線鄰近于所述第二多個位線的第一位線，所述最后位 線與所述第一位線之間具有比所述第一多個位線的位線之間及所述第二多個位線 的位線之間的所述大體相等的間隔大的間隔；且所述電連接提供于所述第一多個位線的所述最后位線與所述第二多個位線的所 述第 一位線之間的所述較大間隔處。
18. 根據(jù)權(quán)利要求IO所述的非易失性存儲器系統(tǒng)，其中 所述第一方向?qū)?yīng)于由所述多個電荷存儲區(qū)域及所述多個控制柵極形成的快閃 存儲器裝置的NAND串的位線軸；所述絕緣部件對于在所述第一方向上鄰近的每一對電荷存儲區(qū)域及控制柵極包 含沿所述對的第皿-電荷存儲區(qū)域的第一位線側(cè)及所述對的第一控制柵極的第一位線側(cè)的第一絕緣部件，及沿所述對的第二電荷存儲區(qū)域的第一位線側(cè)及所述對的第二控制柵極的第一位線側(cè)的第二絕緣部件；且所述傳導(dǎo)隔離部件對于所述每一對包含沿所述第一絕緣部件的第一隔離部件及沿所述第二絕緣部件的第二隔離部件。
19. 根據(jù)權(quán)利要求IO所述的非易失性存儲器系統(tǒng)，其中所述第一方向?qū)?yīng)于由所述多個電荷存儲區(qū)域及所述多個控制柵極形成的快閃存儲器裝置的NAND串的位線軸；所述絕緣部件對于在所述第一方向上鄰近的每一對電荷存儲區(qū)域及控制柵極包含沿所述對的第一電荷存儲區(qū)域的第一位線側(cè)及所述對的第一控制柵極的第一位 線側(cè)的第一絕緣部件，及沿所述對的第二電荷存儲區(qū)域的第一位線側(cè)及所述對的第 二控制柵極的第一位線側(cè)的第二絕緣部件；且所述傳導(dǎo)隔離部件對于所述每一對包含在所述第一絕緣部件與所述第二絕緣部 件之間的單一隔離部件。
20. 根據(jù)權(quán)利要求IO所述的非易失性存儲器系統(tǒng)，其進一步包含非易失性存儲元件的NAND串，每一非易失性存儲元件包含所述電荷存儲區(qū)域 中的一者及所述控制柵極中的一者。
全文摘要
本發(fā)明提供在非易失性半導(dǎo)體存儲器裝置中用于減少電荷存儲區(qū)域之間的耦合的屏障板及用于形成所述屏障板的相關(guān)聯(lián)技術(shù)。與存儲于存儲器裝置的浮動?xùn)艠O或其它電荷存儲區(qū)域中的電荷相關(guān)聯(lián)的電場與相鄰電荷存儲區(qū)域可由于所述區(qū)域的緊密且不斷減小的接近性而耦合?？舌徑诟?xùn)艠O的面對鄰近浮動?xùn)艠O的相對位線側(cè)的位線側(cè)形成屏障板?？稍诿恳黄琳习迮c其對應(yīng)的鄰近電荷存儲區(qū)域之間形成絕緣層。所述絕緣層可延伸到形成于所述電荷存儲區(qū)域上方的控制柵極的上表面的水平面。在所述配置中，可實施側(cè)壁制造技術(shù)以形成絕緣部件及屏障板?？稍跊]有用以連接所述控制柵極與屏障板的復(fù)雜遮蔽的情況下沉積并蝕刻每一屏障板。在一個實施例中，所述屏障板處于浮動電位。
文檔編號H01L27/115GK101606241SQ200780047941
公開日2009年12月16日 申請日期2007年12月24日 優(yōu)先權(quán)日2006年12月28日
發(fā)明者杰克·H·元 申請人:桑迪士克股份有限公司