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用于半導(dǎo)體倒裝芯片封裝的襯底和過程的制作方法

文檔序號(hào):6888237閱讀:130來源:國(guó)知局
專利名稱:用于半導(dǎo)體倒裝芯片封裝的襯底和過程的制作方法
用于半導(dǎo)體倒裝芯片封裝的襯底和過程
背景技術(shù)
本發(fā)明涉及用于半導(dǎo)體倒裝芯片封裝的襯底,和制造具有該襯底 的倒裝芯片器件的過程。
倒裝芯片技術(shù)是芯片級(jí)封裝的最常用封裝技術(shù)之一。由于倒裝芯 片技術(shù)可使用區(qū)域陣列來布置隆起墊并經(jīng)過隆起連接到載體,所以它 可以減小封裝面積并縮短信號(hào)的傳輸路徑。傳統(tǒng)類型的襯底隆起墊設(shè)
計(jì)可分為SMD (阻焊層限定)型和NSMD (非阻焊層限定)型。這兩種 類型的隆起墊設(shè)計(jì)各有優(yōu)缺點(diǎn)。因此,采用這種方式還是那種方式?jīng)] 有一定之規(guī)。
圖l和2是作為現(xiàn)有技術(shù)示例的NSMD型倒裝芯片封裝的橫截面視 圖。如

圖1和2所示,多個(gè)隆起110在芯片120的活性表面上形成。 芯片120將要附著于襯底130,并由隆起110、經(jīng)過隆起墊140電連接 到襯底130。大體上,襯底130由一個(gè)或多個(gè)交替堆疊的圖案化導(dǎo)電 (例如銅)箔層和絕緣層組成,同時(shí)在絕緣層中具有與圖案化導(dǎo)電層 互連的蝕孔(未示出)。襯底130的表面涂有阻焊層150,僅暴露隆 起墊140,用于連接到芯片120的隆起。
如圖2所示,在常規(guī)方法中,采用回流焊工藝來加熱隆起110。 經(jīng)加熱的隆起110將熔化,并與隆起墊140形成良好的結(jié)合。舉例說, 對(duì)于Pd-Tin隆起的情況,該隆起liO會(huì)在183。C溶化,在此情形下, 該隆起將#1加熱到200。C以上以獲得良好的沾錫效果,從而與隆起墊 形成良好的結(jié)合。然后,使用底充材料(未示出)填充芯片120和襯 底130之間的空間,如圖2所示。這是為了保護(hù)隆起110不因芯片120 和襯底130的熱膨脹差異導(dǎo)致的熱應(yīng)力而"疲勞崩塌"。
當(dāng)芯片120或襯底130上有缺陷或?qū)?zhǔn)問題時(shí),這樣的隆起-隆起 墊連接方法存在幾個(gè)問題。典型的缺陷包括隆起110和隆起墊140 之間左偏移或右偏移的位置偏移,如圖3所示;襯底130對(duì)芯片120 共面性之間的高度偏移(elevation offset),如圖4所示,或隆起 112之間的高度偏移,如圖5所示;由隆起110陣列的分布對(duì)隆起墊
5140在襯底130上的分布之間未對(duì)準(zhǔn)造成的位置偏移,如圖6和圖7 所示。下面詳細(xì)描述在通過常規(guī)過程制造的倒裝芯片中的上述缺陷。
如在圖3中看到,假如在將芯片120放置在隆起墊上時(shí)隆起110 和隆起墊140未對(duì)準(zhǔn),就將有位置偏移問題,其中隆起110的一部分 不能夠觸及隆起墊140,或者隆起110雖能夠觸及隆起墊140,但接觸 面積小得不能使隆起110和隆起墊140之間具有良好接觸。在這種情 形下,隆起110和隆起墊140之間將形成具有低電導(dǎo)的壞焊點(diǎn),或者 隆起110和隆起墊140之間完全沒有電接觸。在這兩種情形下,隆起 IIO據(jù)說都因回流焊工藝中的熱應(yīng)力而破裂。
類似地,假如芯片120和襯底130之間有共面問題,隆起110和 隆起墊140之間將有高度偏移,如圖4所示。在這種情形下,由于襯 底140中的缺陷132, 一個(gè)或多個(gè)隆起110不能夠觸及隆起墊140,或 者隆起110能夠觸及隆起墊140,但接觸面積小得不能使隆起110和 隆起墊140之間具有良好接觸。在這種情形下,隆起110和隆起墊140 之間將形成具有低電導(dǎo)的壞焊點(diǎn),或隆起110和隆起墊14G之間完全 沒有電接觸。在這兩種情形下,隆起110據(jù)說都因回流焊工藝中的熱 應(yīng)力而石皮裂。
高度偏移問題也可以由隆起110尺寸的非一致性引起。如圖5所 示, 一個(gè)或多個(gè)隆起112小得使它們不能夠觸及隆起墊140,或者隆 起112能夠觸及隆起墊140,但接觸面積小得不能使隆起112和隆起 墊140之間具有良好接觸。在這種情形下,隆起112和隆起墊140之 間將形成具有低電導(dǎo)的壞焊點(diǎn),或隆起112和隆起墊140之間完全沒 有電接觸。在這兩種情形下,隆起112據(jù)說都因回流焊工藝中的熱應(yīng) 力而破裂。
位置偏移也可以由隆起110的陣列分布對(duì)隆起墊140在襯底130 上的分布之間的未對(duì)準(zhǔn)引起,如圖6 (示出了未對(duì)準(zhǔn)的隆起113橫跨 隆起墊142和阻焊層部分152)和圖7(示出了隆起114橫跨未對(duì)準(zhǔn)的 隆起墊142和阻焊層部分152)所示。在這些情形下,僅有一部分隆 起110可以對(duì)準(zhǔn)隆起墊140,其他隆起110不能夠觸及隆起墊140,或 者隆起110能夠觸及隆起墊140,但接觸面積小得不能使隆起110和 隆起墊140之間具有良好接觸。在這種情形下,隆起110和隆起墊140
6之間將形成具有低電導(dǎo)的壞焊點(diǎn),或隆起110和隆起墊140之間完全 沒有電接觸。在這兩種情形下,隆起110據(jù)說都因回流焊工藝中的熱 應(yīng)力而破裂。
圖14、 15和16是現(xiàn)有技術(shù)倒裝芯片(第6975035號(hào)美國(guó)專利) 的簡(jiǎn)化橫截面?zhèn)纫晥D,其圖示了附著于襯底的芯片,其中隆起用不同 的裝配方法基本插入村底的凹陷。圖14中的隆起110直接結(jié)合到襯底 的金屬墊,而圖15中的隆起110在插入凹陷之前涂有導(dǎo)電膏170并在 導(dǎo)電膏和墊之間形成互連。在圖16中,導(dǎo)電膏170被布置在墊上,而 不是隆起上,并在隆起110和導(dǎo)電膏170之間形成互連。如圖14所示 的封裝結(jié)構(gòu)沒有解決如圖4描繪的潛在高度偏移問題。圖15和16圖 示的裝配方法解決了由不一致的隆起高度和襯底缺陷引起的非共面性 問題,但如在圖3中看到的位置偏移的潛在風(fēng)險(xiǎn)仍然存在。對(duì)圖15, 導(dǎo)電膏170不能遍及墊的暴露區(qū)。對(duì)圖16,僅部分隆起表面接觸導(dǎo)電 膏170。在這兩種情形下,導(dǎo)電面積都小,這樣焊點(diǎn)的可靠性就低。 而且,在圖16中,當(dāng)隆起IIO插入凹陷時(shí),導(dǎo)電膏170會(huì)分散到襯底 130表面上。
發(fā)明概要
本發(fā)明旨在提供一種用于倒裝芯片封裝的襯底,和一種制造該倒 裝芯片器件的過程,該倒裝芯片的結(jié)構(gòu)對(duì)芯片與襯底共面偏移、位置 偏移和芯片上隆起與襯底上蝕孔(隆起墊)的對(duì)準(zhǔn)精度具有很大公差。 所制造的倒裝芯片封裝在隆起和隆起墊之間具有增大的接觸面積,這 樣就增加了焊點(diǎn)可靠性,因此增加了封裝的產(chǎn)量和可靠性。
為了達(dá)到上述及其他目標(biāo),本發(fā)明提供了用于倒裝芯片封裝的半 導(dǎo)體封裝結(jié)構(gòu),其包括交替堆疊的至少多個(gè)圖案化電路層和絕緣襯底, 該圖案化電路層可以是銅或其他導(dǎo)電材料,該絕緣襯底可以是聚酰亞 胺或其他絕緣材料。圖案化電路層彼此電連接,其中圖案化電路層之 一位于襯底表面上。圖案化電路層包括多個(gè)隆起墊。覆蓋圖案化電路 層的襯底被蝕刻,以形成向芯片暴露隆起墊的孔。在另一個(gè)實(shí)施方案 中,襯底的蝕孔側(cè)壁可以電鍍有銅或其他導(dǎo)電材料,以幫助增大芯片 和隆起墊之間的接觸面積,如下文所述。
7根據(jù)本發(fā)明的一個(gè)說明性實(shí)施方案,蝕孔填充有焊膏。芯片鑲嵌 [』有隆起柱,或用其他技術(shù)被隆起。通過使芯片上的隆起穿入填充有 焊膏的蝕孔而形成倒裝芯片封裝。因此,在回流焊工藝之后,隆起和 隆起墊之間的接觸面積不局限于隆起墊的上表面,而是也包括蝕孔的 內(nèi)表面。隆起和隆起墊之間的基礎(chǔ)面積也包括蝕孔的側(cè)表面。由于隆 起和隆起墊之間的接觸面積增大,焊點(diǎn)可靠性可以得到改善,封裝的 產(chǎn)量和可靠性也可以得到改善。
附圖筒述
本發(fā)明的說明性實(shí)施方案將以實(shí)施例的方式并參考附圖描述,其

圖l是根據(jù)現(xiàn)有技術(shù)一個(gè)示例的、NSMD形式的倒裝芯片封裝的橫 截面視圖,該封裝具有隆起芯片和襯底,該襯底具有準(zhǔn)備形成電連接 的隆起墊;
圖2是根據(jù)現(xiàn)有技術(shù)一個(gè)示例的、NSMD形式的倒裝芯片封裝的橫 截面視圖,該芯片的隆起電連接到襯底的隆起墊;
圖3是根據(jù)現(xiàn)有技術(shù)一個(gè)示例的、NSMD形式的倒裝芯片封裝的橫 截面視圖,該封裝存在因芯片上隆起和襯底上隆起墊之間未對(duì)準(zhǔn)而引 起的位置偏移問題;
圖4是根據(jù)現(xiàn)有技術(shù)一個(gè)示例的、NSMD形式的倒裝芯片封裝的橫 截面視圖,該封裝存在因缺陷襯底而引起的高度偏移問題;
圖5是根據(jù)現(xiàn)有技術(shù)一個(gè)示例的、NSMD形式的倒裝芯片封裝的橫 截面視圖,該封裝存在因芯片上隆起的不一致球尺寸而引起的高度偏 移問題;
圖6是根據(jù)現(xiàn)有技術(shù)一個(gè)示例的、NSMD形式的倒裝芯片封裝的橫 截面視圖,該封裝存在因芯片上不一致的隆起分布而引起的位置偏移 問題;
圖7是根據(jù)現(xiàn)有技術(shù)一個(gè)示例的、NSMD形式的倒裝芯片封裝的橫 截面視圖,該封裝存在因襯底上不一致的隆起分布而引起的位置偏移 問題;
圖8是根據(jù)本發(fā)明一個(gè)說明性實(shí)施方案的倒裝芯片封裝的橫截面視圖9是根據(jù)本發(fā)明另一個(gè)實(shí)施方案的倒裝芯片封裝的橫截面視 圖,其中蝕孔的側(cè)壁鍍有電連接到隆起墊的銅;
圖10是根據(jù)本發(fā)明另一個(gè)實(shí)施方案的倒裝芯片封裝的橫截面視 圖,其中蝕孔填充有焊膏;
圖11是根據(jù)本發(fā)明另一個(gè)實(shí)施方案的倒裝芯片封裝的橫截面視 圖,其中隆起芯片穿入襯底的填充有焊膏的蝕孔;
圖12是根據(jù)本發(fā)明另一個(gè)實(shí)施方案的倒裝芯片封裝的橫截面視 圖,其中隆起芯片在回流焊工藝之后穿入襯底的填充有焊膏的蝕孔, 該回流焊工藝使焊膏塌陷以在芯片的隆起和隆起墊之間形成電連接; 和
圖13是根據(jù)本發(fā)明另一個(gè)實(shí)施方案的倒裝芯片封裝的橫截面視 圖,其中隆起芯片在回流焊工藝之后穿入襯底的填充有焊膏的蝕孔, 該回流焊工藝使焊膏塌陷以在芯片的隆起和隆起墊之間形成電連接, 在此,芯片上的隆起和襯底上的隆起墊呈現(xiàn)出多種形式的非一致性;
圖14是根據(jù)現(xiàn)有技術(shù)一個(gè)示例的倒裝芯片封裝的橫截面視圖,其
附著于芯片的隆起基本插入襯底的凹陷;
圖15是根據(jù)現(xiàn)有技術(shù)一個(gè)示例的倒裝芯片封裝的橫截面視圖,其 附著于芯片的隆起使用另一種裝配方法基本插入襯底的凹陷;
圖16是根據(jù)現(xiàn)有技術(shù)一個(gè)示例的倒裝芯片封裝的橫截面視圖,其 附著于芯片的隆起使用另一種裝配方法基本插入襯底的凹陷;和
圖17是本發(fā)明另一個(gè)實(shí)施方案的倒裝芯片封裝的橫截面視圖。
說明性實(shí)施方案詳述
將參考附圖詳述多種實(shí)施方案,其中在所有這幾個(gè)視圖中相同的 數(shù)字代表相同的部分和組件。對(duì)多種實(shí)施方案的參考并不限制所附權(quán) 利要求的范圍。而且,本說明書中闡釋的任何實(shí)施例均非意在限制, 而是僅對(duì)所附權(quán)利要求闡釋許多可能的實(shí)施方案中的一部分。
本申請(qǐng)公開了一種新方式,以在隆起芯片和襯底的圖案化電路層 之間形成電連接。如將針對(duì)本發(fā)明說明性實(shí)施方案討論的,可以通過 使用本發(fā)明中討論的簡(jiǎn)單過程來減輕倒裝芯片中的大部分制造問題。圖8是根據(jù)本發(fā)明一個(gè)說明性實(shí)施方案所公開的倒裝芯片襯底的 橫截面視圖,該襯底例如采用銅來形成圖案化電路層。如圖8所示, 襯底830由在圖案化導(dǎo)電電路層860頂部的絕緣核832層形成。交替 堆疊的附加絕緣層和導(dǎo)電電路層可被包括在村底830中。襯底表面上 的頂部絕緣層832包括多個(gè)蝕孔834。可以通過圖案化和化學(xué)蝕刻, 或例如沖壓、機(jī)械鉆孔或激光鉆孔等的任何其他孔形成技術(shù)來形成蝕 孔。在蝕孔底部有隆起墊840,蝕孔834的側(cè)壁846也可以覆有導(dǎo)電 層844 (例如銅),如圖9所示,通過任何本領(lǐng)域公知的金屬堆積或 涂覆技術(shù),例如用光致抗蝕劑掩蓋襯底之后電鍍,或?qū)⒎N子金屬層化 學(xué)鍍/沉積到孔內(nèi)壁之后電鍍。例如,鍍通孔"PTH,,技術(shù)中的多種公 知工藝可用于將側(cè)壁846鍍上導(dǎo)電層844[.2]。蝕孔834暴露出隆起墊 840以與芯片820進(jìn)行電連接。
在將芯片連接到襯底時(shí),首先,蝕孔834填充有焊膏870,如圖 IO所示。在本發(fā)明的該說明性實(shí)施方案中,芯片820在其活性表面上 柱形隆起(stud bumped),如圖10所示。即,每個(gè)隆起810在尖端 具有小突起812。
注意到,在該說明性實(shí)施方案中,蝕孔834具有足夠的容積來容 納足夠的焊膏870以確保在整個(gè)可接受缺陷的范圍內(nèi),焊料隆起810 和焊料隆起墊840之間有適當(dāng)?shù)碾娺B接。所述缺陷例如,由未對(duì)準(zhǔn)或 分布不一致造成的位置偏移,或由缺乏芯片和襯底的共面性造成的高 度偏移。例如,該說明性實(shí)施方案中,蝕孔834的深度與隆起墊840 的寬度近似相等。而現(xiàn)有技術(shù)中蝕孔的深度與隆起的高度相當(dāng)??刹?用其他合適的深度?;蛘?,蝕孔840的深度可根據(jù)待附著于襯底830 的隆起810的預(yù)期尺寸而設(shè)計(jì)。例如,可來用在約0. 5倍至約1. 5倍 于隆起810的直徑之間的深度。作為又一個(gè)實(shí)施例,可采用約O. 7倍 至約1. 2倍于隆起810的直徑之間的深度。從又一個(gè)透視圖看,該說 明性實(shí)施方案中的孔834具有足夠的深度,以允許焊膏在回流焊工藝 中塌陷之后浸沒隆起810的很大一部分(例如隆起高度的一半)。
下一步,通過讓芯片820的柱形隆起810穿入填充蝕孔834的焊 膏870來形成芯片820和襯底830之間的初始(例如預(yù)回流焊)接觸, 如圖11所示。
10繼而,在附著于襯底830的芯片820上執(zhí)行回流焊工藝以融化焊 膏870,從而焊膏870塌陷(如在圖11和12之間,焊膏870表面872 形狀的變化所顯示的)以填充蝕孔,圖12。這樣,由于經(jīng)由焊膏870 增加了得到充足接觸面積的確定性,因此比現(xiàn)有技術(shù)更好地確保了每 個(gè)隆起810和每個(gè)隆起墊840之間的電連接。因此,焊點(diǎn)可靠性得到 改善,結(jié)果是減小了隆起810和隆起墊840之間的接觸電阻。此外, 可以減輕由未對(duì)準(zhǔn)或分布不一致造成的位置偏移問題,和由芯片和襯 底共面性或隆起共面性造成的高度偏移問題。
絕緣層832可以用任何適合倒裝芯片封裝的絕緣材料制成。例如, 可以使用聚酰亞胺。其他材料,例如高溫絕緣材料,也可以被應(yīng)用以 形成襯底。例子包括雙馬來酰亞胺-三溱樹脂(BT)、(阻燃劑)FR-4 和FR-5。導(dǎo)電層860、隆起墊840和導(dǎo)電內(nèi)壁844可以由用于倒裝芯 片封裝的任何適合導(dǎo)電材料制成。例如,可以使用銅、金、鎳或它們 的組合。
圖13中示出了所公開襯底結(jié)構(gòu)和芯片結(jié)構(gòu)的上面提及的優(yōu)點(diǎn),圖 13是示出了芯片和襯底的橫截面視圖,該芯片和襯底存在位置偏移、 高度偏移、由柱形隆起尺寸不一致造成的高度偏移、由隆起810和隆 起墊840分布的未對(duì)準(zhǔn)造成的位置偏移。不同于蝕孔僅略大于隆起的 現(xiàn)有技術(shù),本發(fā)明提供了蝕孔834的充足的設(shè)計(jì)富余。例如,蝕孔834 的寬度大約是柱形隆起810直徑的二倍,以使所有隆起810都可以穿 入蝕孔834,同時(shí)為了橫向?qū)?zhǔn)變化留出了足夠公差。也可以采用其 他相對(duì)尺寸。例如,蝕孔834的寬度可以是柱形隆起810直徑的大約 1.5倍至大約2.5倍。在圖16 (笫6975035號(hào)美國(guó)專利)中,在回流 焊工藝之后,僅隆起的尖端與導(dǎo)電膏互連。與現(xiàn)有技術(shù)不同的是,填 充蝕孔834的焊膏870在回流焊工藝之后塌陷,并形成與隆起810和 隆起墊840的良好接觸。而且,本發(fā)明中的柱形隆起意在形成有細(xì)長(zhǎng) 的引線,以使隆起的細(xì)長(zhǎng)部分完全浸入焊膏,而不是如現(xiàn)有技術(shù)所示 的僅部分接觸焊膏。
由于在該說明性實(shí)施方案中柱形隆起尺寸與蝕孔尺寸的比值小于 現(xiàn)有技術(shù),所以當(dāng)隆起穿入焊膏時(shí),不會(huì)將焊膏從蝕孔分散到村底表 面上。在如圖14、 15和16所示的現(xiàn)有技術(shù)中,粘合成分180或?qū)щ姼?170用作芯片附著于村底的高度控制器。在一個(gè)示例中,附著高度是 預(yù)先確定的,并由倒裝芯片焊接器控制。該插入方法是不精確的,因 為沒有機(jī)械反饋,這樣機(jī)器就不能調(diào)節(jié)插入高度以補(bǔ)償襯底的非一致 性。在另一個(gè)示例中,將隆起110插入蝕孔,直到芯片表面接觸襯底 表面。在又一個(gè)示例中,蝕孔的深度將不如提及的深,以使當(dāng)將柱形 隆起110插入蝕孔時(shí),它們的尖端能觸及導(dǎo)電墊。后兩個(gè)實(shí)施方案的 插入方法比第一個(gè)更精確。在這兩種方法中,當(dāng)襯底表面接觸芯片表 面,或柱形隆起的尖端接觸焊墊時(shí),機(jī)器可以檢測(cè)應(yīng)力。
加之,底充材料(未示出)被填充在芯片和襯底之間,以防止隆 起因芯片和襯底的熱膨脹系數(shù)的差異導(dǎo)致的熱應(yīng)力而疲勞塌陷。
在如圖17所示本發(fā)明的另一個(gè)實(shí)施方案中,粘合層1780被包括 在芯片和襯底1730之間,以進(jìn)一步補(bǔ)償襯底1730的不規(guī)則性,并充 當(dāng)芯片附著于襯底1730的高度控制器。所添加的粘合層1780也將充 當(dāng)芯片和襯底1730之間的互連劑,以使芯片既通過粘合層1780,又 通過在焊膏1770和柱形隆起1710之間形成的結(jié)合而膠合在襯底1730 上。注意到,可以應(yīng)用其他類型的粘合技術(shù),以提供額外的強(qiáng)度將芯 片膠合在符合本實(shí)施方案的襯底上。注意到,在芯片和襯底之間具有 額外粘合材料層的情形下,不必在芯片和襯底之間進(jìn)行底充。
這樣,在本發(fā)明的說明性實(shí)施方案中,本發(fā)明的倒裝芯片封裝的 襯底增大了隆起和隆起墊之間接觸面積,從而改善了焊點(diǎn)可靠性和產(chǎn) 品產(chǎn)量,并增加了可靠性。此外,由于隆起穿入填充有在回流焊期間 塌陷的焊膏的蝕孔,對(duì)準(zhǔn)精度的公差得到了改善。隆起和隆起墊之間 接觸面積增大了 ,并且由共面誤差或位置誤差對(duì)焊點(diǎn)造成的不利影響 減小了。因此,有效地解決了隆起和隆起墊之間的不良接觸以及關(guān)聯(lián) 的大接觸電阻的問題。因此,產(chǎn)量和品質(zhì)也得到了改善。
本發(fā)明的另 一個(gè)優(yōu)點(diǎn)是,因?yàn)樘岣吡寺∑鸷吐∑饓|之間對(duì)準(zhǔn)精度 的公差,更容易將芯片上的隆起對(duì)準(zhǔn)襯底上的蝕孔(隆起墊)。原因 是,因施加到芯片所需的壓力更小,以類似于通過引用納入此處的第 6,573,610號(hào)美國(guó)專利所述的方法,受壓芯片極可能會(huì)落入蝕孔。為 了進(jìn)一步減小對(duì)準(zhǔn)問題,小振動(dòng),例如超聲振動(dòng),可以被應(yīng)用于所附著的芯片,以使振動(dòng)的芯片具有能量以在襯底表面上移動(dòng),但當(dāng)芯片 已穿入蝕孔時(shí),它將沒有足夠的能量脫離蝕孔。這樣就提高了獲得附 著于與其對(duì)準(zhǔn)襯底的芯片的可能性。
上述多種實(shí)施方案僅以說明的方式提供,而不應(yīng)被解釋為限制所 附權(quán)利要求。本領(lǐng)域技術(shù)人員將容易認(rèn)識(shí)到,可以做出多種修改和改 變,而不遵循這里示出和描述的示例性實(shí)施方案,也不脫離所附權(quán)利 要求的真實(shí)精神和范圍。
權(quán)利要求
1.一種用于倒裝芯片封裝的半導(dǎo)體封裝襯底,所述倒裝芯片封裝包括結(jié)合到所述襯底的電路芯片,所述電路芯片具有多個(gè)焊料隆起,所述襯底包括導(dǎo)電層,其包括圖案化電路,和對(duì)應(yīng)于所述多個(gè)焊料隆起的多個(gè)焊料隆起墊;和絕緣層,其覆蓋導(dǎo)電層,并限定暴露所述焊料隆起墊的多個(gè)孔,每個(gè)孔被定位為當(dāng)電路芯片被結(jié)合到襯底時(shí)容納多個(gè)焊料隆起中相應(yīng)一個(gè)的至少一部分,每個(gè)孔的橫向直徑是將要容納于其中焊料隆起的橫向直徑的至少約1.5倍。
2. 權(quán)利要求l的襯底,其包括多個(gè)導(dǎo)電層和多個(gè)絕緣層,每個(gè)導(dǎo) 電層包括圖案化電路,所述導(dǎo)電層和絕緣層交替堆疊,每個(gè)導(dǎo)電層的 至少一部分經(jīng)由導(dǎo)體、經(jīng)過居間的絕緣層電連接到鄰近導(dǎo)電層的一部 分,其中,堆的頂部導(dǎo)電層包括圖案化電路和多個(gè)焊料隆起墊,頂部 絕緣層覆蓋該導(dǎo)電層,并限定暴露所述焊料隆起墊的多個(gè)孔。
3. 權(quán)利要求l的襯底,其中所述孔是蝕孔。
4. 權(quán)利要求3的襯底,其中每個(gè)所述孔包括導(dǎo)電內(nèi)壁。
5. 權(quán)利要求4的襯底,其中,所述導(dǎo)電內(nèi)壁包括覆蓋在絕緣層上 的導(dǎo)電層。
6. 權(quán)利要求5的襯底,其中,形成所述內(nèi)壁的導(dǎo)電層通過電鍍形成。
7. 權(quán)利要求l的襯底,其中,所述導(dǎo)電層包括銅、鎳、金或它們 的組合。
8. 權(quán)利要求5的襯底,其中,所述導(dǎo)電內(nèi)壁包括銅、鎳、金或它 們的組合。
9. 權(quán)利要求l的襯底,其中,所述絕緣層包括聚酰亞胺、雙馬來 酰亞胺三溱樹脂(BT )、(阻燃劑)FR-4或FR-5。
10. 權(quán)利要求l的襯底,還包括沉積在所迷孔內(nèi)的焊膏。
11. 權(quán)利要求4的襯底,還包括沉積在所述孔內(nèi)的焊膏。
12. 權(quán)利要求1的襯底,其中,每個(gè)所述多個(gè)孔的深度是將要容納于其中的焊料隆起高度的至少大約0. 7倍。
13. —種半導(dǎo)體電子封裝,包括 電路芯片,具有至少一個(gè)活性表面; 多個(gè)焊料隆起,被布置在所述芯片的活性表面上; 襯底,包括導(dǎo)電層,包括圖案化電路和多個(gè)焊料隆起墊;和絕緣層,其覆蓋所述導(dǎo)電層,并限定暴露所述焊料隆起墊的多個(gè)孔;以及在所述孔內(nèi)的焊膏;其中,所述芯片被定位為其活性表面面對(duì)襯底絕緣層中的孔,每 個(gè)所述隆起經(jīng)過絕緣層中相應(yīng)的孔基本對(duì)準(zhǔn)相應(yīng)焊料隆起墊,焊料隆 起穿入孔內(nèi)的焊膏并電連接到相應(yīng)焊料隆起墊。
14. 權(quán)利要求13的封裝,其中,每個(gè)所述孔包括導(dǎo)電內(nèi)壁,所述 焊膏被放置在導(dǎo)電壁內(nèi)。
15. 權(quán)利要求14的封裝,其中,所述芯片和襯底已被回流焊工藝 處理,以使所述焊膏塌陷來將隆起結(jié)合到相應(yīng)的隆起墊。
16. 權(quán)利要求13的封裝,其中,所述焊料隆起包括柱形隆起。
17. 權(quán)利要求16的封裝,其中,焊料隆起在基本平行于襯底的方 向上具有直徑,相應(yīng)的孔在基本平行于焊料隆起直徑的方向上具有直 徑,其中孔的直徑是焊料隆起直徑的至少大約兩倍。
18. 權(quán)利要求17的封裝,其中,所述電路芯片通過粘合劑結(jié)合到 襯底。
19. 一種裝配電子封裝的方法,所述方法包括 將電路芯片對(duì)準(zhǔn)襯底,所述電路芯片具有至少一個(gè)活性表面,多個(gè)焊料隆起被布 置在所述芯片的活性表面上,所述襯底包括導(dǎo)電層和絕緣層,所述導(dǎo)電層包括圖案化電 路和多個(gè)焊料隆起墊,所述絕緣層覆蓋導(dǎo)電層并限定暴露焊料 隆起墊的多個(gè)孔, 以使所述芯片被定位為其活性表面面對(duì)襯底絕緣層中的孔,每個(gè) 所述隆起經(jīng)過絕緣層中相應(yīng)的孔基本對(duì)準(zhǔn)相應(yīng)焊料隆起墊;使所述芯片和襯底足夠接近,使得所述隆起穿入孔內(nèi)焊膏的至少一部分;和對(duì)焊膏進(jìn)行回流焊以在焊膏和隆起之間形成良好的導(dǎo)電結(jié)合。
20. 權(quán)利要求19的方法,其中,使芯片和襯底足夠接近包括相對(duì)于襯底振動(dòng)芯片。
21. 權(quán)利要求"的方法,其中,振動(dòng)包括相對(duì)于襯底以超聲頻率 振動(dòng)芯片。
全文摘要
一種用于倒裝芯片封裝的半導(dǎo)體封裝結(jié)構(gòu)包括襯底(830)和芯片(820)。襯底(830)至少包括圖案化電路層(860)和絕緣層(832)。圖案化電路層包括多個(gè)隆起墊(840),絕緣層包括多個(gè)蝕孔(834)。隆起(810)被布置在芯片的活性表面上,該隆起可通過柱形隆起而獲得。蝕孔填充有焊膏(870),芯片的隆起穿入填充有焊料的蝕孔。
文檔編號(hào)H01L23/498GK101496168SQ200780027812
公開日2009年7月29日 申請(qǐng)日期2007年7月23日 優(yōu)先權(quán)日2006年7月31日
發(fā)明者譚伊睛, 郭志華 申請(qǐng)人:智識(shí)投資基金27有限責(zé)任公司
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