專利名稱：制造半導體集成電路的方法
技術領域：
本發(fā)明涉及制造半導體集成電路的方法，該半導體集成電路包括邏輯部分和存儲器陣列部分，邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管，并且存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管。
背景技術：
隨著半導體集成電路的小型化，僅僅通過過去所采用的按比例縮小(scaling)已經(jīng)變得難于增加場效應晶體管的性能了。有鑒于此，對于90nm以及下一代半導體集成電路，人們已經(jīng)關注通過使用薄膜應力來增加遷移率而提高性能的技術(參見例如Shinya Ito等人的“Mechanical Stress Effect ofEtch-Stop Nitride and Its Impact on Deep Submicron Transistor Design”，2001IEDM，或者K.Goto等人的“High Performance 35nm Gate CMOSEFT′s withVertical Scaling and Total Stress Control for 65nm Technology”，2003 IEDM)。在該技術中，在形成了柵極部分、溝道形成部分和源極/漏極區(qū)域之后，薄膜應力不同的絕緣膜形成在N溝道型場效應晶體管(以下簡稱N型FET)和P溝道型場效應晶體管(以下簡稱P型FET)的相應區(qū)域。具體而言，具有拉伸應力的絕緣膜形成在N型FET的區(qū)域上，具有壓縮應力的絕緣膜形成在P型FET的區(qū)域上。
在半導體集成電路上，具有N型FET和P型FET的邏輯部分和具有N型FET和P型FET的存儲器陣列部分通?；谙嗤襟E制備。現(xiàn)在將參考附圖40A、40B、40C、41A、41B、41C、42A、42B、42C、43A和43B說明根據(jù)相關技術的制備由SRAM(靜態(tài)隨機存取存儲器)構成的存儲器陣列部分的方法(為方便起見以下簡稱根據(jù)相關技術的第一制造方法)，這些附圖是半導體襯底等的部分示意性端部正面圖。在這些附圖中的部分示意性端部正面圖或者在隨后待說明的半導體襯底等的部分示意性端部正面圖的各種附圖的部分示意性端部正面圖是沿圖1C的點劃線截取的。此外，存儲器陣列部分的等效電路如圖1B所示，柵極部分、源極/漏極區(qū)域等的示意性布局圖如圖1C和圖10B所示。
步驟10首先，基于已知方法，具有溝槽結構的器件分隔區(qū)11形成在半導體襯底10中，然后由柵極絕緣膜21、柵電極22和偏移膜23構成的柵極部分形成在半導體襯底10上，柵極側壁24形成在柵極部分的側表面上，而源極-漏極區(qū)域25形成在半導體襯底10中。而且，半導體襯底10的插入在兩個源極/漏極區(qū)域25之間的區(qū)域?qū)跍系佬纬蓞^(qū)域。以該方式，可以獲得P型FET 220A(見圖1B和圖1C中的TR1和TR4)和N型FET 220B(見圖1B和圖1C中的TR2、TR3、TR5和TR6)。
步驟11接下來，例如基于等離子CVD工藝，由50nm厚的氮化硅膜構成并具有拉伸應力的第一絕緣膜31形成在整個表面上(見圖40B)，并且由30nm厚的氧化硅膜構成的第二絕緣膜32形成在第一絕緣膜31上(見圖40C)。
步驟12之后，基于已知的平版印刷技術，形成覆蓋N型FET 220B的區(qū)域的抗蝕劑層236A(見圖41A)，然后則通過干法蝕刻工藝去除未由抗蝕劑層236A覆蓋的在P型FET 220A的區(qū)域中顯露的第二絕緣膜32和第一絕緣膜31(見圖41B)，并且基于灰化處理去除抗蝕劑層236A(見圖41C)。
步驟13接下來，基于等離子CVD工藝，由50nm厚的氮化硅膜構成并具有壓縮應力的第三絕緣膜33形成在整個表面上(見圖42A)。之后，基于已知的平版印刷技術，形成覆蓋P型FET 220A的區(qū)域的抗蝕劑層236B(見圖42B)，然后則通過干法蝕刻工藝去除未由抗蝕劑層236B覆蓋的在N型FET 220B的區(qū)域中顯露的第三絕緣膜33(見圖42C)，并且基于灰化處理去除抗蝕劑層236B(見圖43A)。由于由氧化硅膜構成的第二絕緣膜32形成為蝕刻停止層，所以第三絕緣膜33可以通過干法蝕刻工藝可靠地去除。而且，在去除第三絕緣膜33時，將第三絕緣膜33以這樣的方式干法蝕刻以獲得第一絕緣膜31、第二絕緣膜32和第三絕緣膜33的三層結構，并且半導體襯底10等未顯露在第一絕緣膜31和第三絕緣膜33之間的邊界區(qū)域中。
步驟14

之后，將層絕緣層34和抗蝕劑層236C形成在整個表面上，并且將層絕緣層34通過使用抗蝕劑層236C作為蝕刻掩模干法蝕刻以在層絕緣層34中形成用于形成接觸孔的開口34A和用于形成局部互連35的開口34B(見圖10B的示意性布局圖)，并且去除抗蝕劑層236C。接下來，將布線材料層形成在包括開口34A和34B的層絕緣層34上，并且將在層絕緣層34上的布線材料層圖案化，由此可以在層絕緣層34上形成布線層，并且同時可以形成接觸孔和局部互連35。
或者，可以采用根據(jù)相關技術的制造存儲器陣列部分的方法(為了方便起見以下簡稱根據(jù)相關技術的第二制造方法)，將參考圖44A、44B、44C、45A、45B和45C對其進行說明，這些附圖是半導體襯底等的部分示意性端部正面示意圖。
步驟20首先，基于已知方法，具有溝槽結構的器件分隔區(qū)11形成在半導體襯底10中，然后由柵極絕緣膜21、柵電極22和偏移膜23構成的柵極部分形成在半導體襯底10上，之后柵極側壁24形成在柵極部分的側表面上，而源極/漏極區(qū)域25形成在半導體襯底10中。而且，半導體襯底10的插入在兩個源極/漏極區(qū)域25之間的區(qū)域?qū)跍系佬纬蓞^(qū)域。以該方式，可以獲得P型FET 320A(見圖1B和圖1C中的TR1和TR4)和N型FET 320B(見圖1B和圖1C中的TR2、TR3、TR5和TR6)。
步驟21接下來，例如基于等離子CVD工藝，由50nm厚的氮化硅膜構成并具有拉伸應力的第一絕緣膜31形成在整個表面上。之后，基于已知的平版印刷技術，形成覆蓋N型FET 320B的區(qū)域的抗蝕劑層336A(見圖41A)，通過干法蝕刻工藝去除未由抗蝕劑層336A覆蓋的在P型FET 320A的區(qū)域中顯露的第一絕緣膜31(見圖44B)，并且基于灰化處理去除抗蝕劑層336A(見圖44C)。
步驟22接下來，例如基于等離子CVD工藝，由50nm厚的氮化硅膜構成并具有壓縮應力的第三絕緣膜33形成在整個表面上(見圖45A)。之后，基于已知的平版印刷技術，形成覆蓋P型FET 320A的區(qū)域的抗蝕劑層336B(見圖45B)，對未由抗蝕劑層336B覆蓋的在N型FET 320B的區(qū)域中顯露的第三絕緣膜33施加用于松弛壓縮應力的離子注入。這里所使用的離子種類的例子包括鍺(Ge)。之后，基于灰化處理去除抗蝕劑層336B。
步驟23接下來，將層絕緣層34和抗蝕劑層336C形成在整個表面上，并且將層絕緣層34通過使用抗蝕劑層336C作為蝕刻掩模干法蝕刻以在層絕緣層34中形成用于形成接觸孔的開口34A和用于形成局部那連接35的開口34B(見圖10B的示意性布局圖)，并且去除抗蝕劑層236C。隨后，將布線材料層形成在包括開口34A和34B的內(nèi)部的層絕緣層34上，并且將在層絕緣層34上的布線材料層圖案化，由此可以在層絕緣層34上形成布線層并且同時可以形成接觸孔和局部互連35。

發(fā)明內(nèi)容
同時，在根據(jù)相關技術的第一制備方法中，當未由抗蝕劑層236A覆蓋的在P型FET 220A顯露的區(qū)域中的第二絕緣膜32和在其下的第一絕緣膜31通過步驟12中的干法蝕刻工藝去除(見圖41B)，構成P型FET 220A的源極/漏極區(qū)域25和柵極部分可能被過蝕刻損傷，導致存儲器保持特性的變劣。另外，當在步驟14中使用抗蝕劑層236C作為蝕刻掩膜來干法蝕刻層絕緣層34從而形成用于接觸孔的開口34A和用于形成局部那連接35的開口34B時，必須在開口34B的底部在不損害半導體襯底10的情形下蝕刻由第一絕緣膜31、第二絕緣膜32和第三絕緣膜33構成的三層結構，所以難于進行蝕刻。
此外，在根據(jù)相關技術的第二制備方法中，在根據(jù)相關技術的第一制備方法的步驟14中的問題不會產(chǎn)生，但是可能產(chǎn)生這樣的問題當在步驟21中未由抗蝕劑層336A覆蓋的在P型FET 320A的區(qū)域中顯露的第一絕緣膜31通過干法蝕刻去除時，構成P型FET 320A的源極/漏極區(qū)域25或柵極部分被過蝕刻損傷，導致存儲器保持特性的變劣。
因此，需要提供一種制備半導體集成電路的方法，通過該方法，在制備包括邏輯部分和存儲器陣列部分的半導體集成電路時，可以避免構成存儲器陣列部分的場效應晶體管被損傷而導致存儲器保持特性的變劣的問題，以及形成用于形成層絕緣層中的局部互連的開口時的困難。邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管。存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管。
為了滿足上述需求，根據(jù)本發(fā)明的一個實施例，提供了一種制造半導體集成電路的方法，所述半導體集成電路包括邏輯部分和存儲器陣列部分，所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管，并且所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管，所述方法包括如下步驟(A)在所述半導體襯底中，形成構成所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域，以及形成構成所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域；(B)在整個表面上形成具有拉伸應力的第一絕緣膜和在所述第一絕緣膜上形成第二絕緣膜；(C)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管的區(qū)域上側的所述第二絕緣膜和所述第一絕緣膜；(D)在所述整個表面上形成具有壓縮應力的第三絕緣膜；以及(E)選擇性地去除存在于構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜和存在于構成所述存儲器陣列部分的N溝道型場效應晶體管和P溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜。
在根據(jù)本發(fā)明的一個實施例制備半導體集成電路的方法中，在步驟(E)之后，將用于松弛拉伸應力的離子注入施加到構成所述存儲器陣列部分的P溝道型場效應晶體管的區(qū)域上的所述第一絕緣膜。
根據(jù)本發(fā)明的另一個實施例，提供了一種制造半導體集成電路的方法，所述半導體集成電路包括邏輯部分和存儲器陣列部分，所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管，并且所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管，所述方法包括如下步驟(A)在所述半導體襯底中，形成構成所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域，以及形成構成所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域；(B)在整個表面上形成具有拉伸應力的第一絕緣膜和在所述第一絕緣膜上形成第二絕緣膜；(C)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管的區(qū)域上側的所述第二絕緣膜和第一絕緣膜；(D)在所述整個表面上形成具有壓縮應力的第三絕緣膜；以及(E)將用于松弛壓縮應力的離子注入施加到構成所述存儲器陣列部分的N溝道型場效應晶體管的區(qū)域上的所述第三絕緣膜，以及選擇性地去除存在于構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜。
在根據(jù)本發(fā)明另一個實施例的制造集成電路的方法中，在所述步驟(B)和步驟(D)之間的任何步驟中(即，或在步驟(B)和步驟(C)之間或在步驟(C)和步驟(D)之間)，可以將用于松弛拉伸應力的離子注入施加到構成所述存儲器陣列部分的P溝道型場效應晶體管的區(qū)域上的所述第一絕緣膜。而且，在步驟(E)中，在將用于松弛壓縮應力的離子注入施加到存在于構成存儲器陣列部分的N溝道類型場效應晶體管的區(qū)域上側的第三絕緣膜之后，可以選擇性地去除存在于構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜，或者可以在選擇性地去除構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜之后，將用于松弛壓縮應力的離子注入施加到存在于構成存儲器陣列部分的N溝道類型場效應晶體管的區(qū)域上側的第三絕緣膜。
根據(jù)本發(fā)明的再一個實施例，提供了一種制造半導體集成電路的方法，所述半導體集成電路包括邏輯部分和存儲器陣列部分，所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管，并且所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管，所述方法包括如下步驟(A)在所述半導體襯底中，形成構成所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域，以及形成構成所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域；(B)在整個表面上形成具有拉伸應力的第一絕緣膜和在所述第一絕緣膜上形成第二絕緣膜；(C)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管和N溝道型場效應晶體管的區(qū)域上側的所述第二絕緣膜；(D)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管的區(qū)域上側的所述第一絕緣膜；(E)在所述整個表面上形成具有壓縮應力的第三絕緣膜；以及(F)選擇性地去除存在于構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜和存在于構成所述存儲器陣列部分的N溝道型場效應晶體管和P溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜。
在根據(jù)本發(fā)明再一個實施例的制造集成電路的方法中，在步驟(F)之后，可以將用于松弛拉伸應力的離子注入施加到構成所述存儲器陣列部分的P溝道型場效應晶體管的區(qū)域上的所述第一絕緣膜。
根據(jù)本發(fā)明再一個實施例，提供了一種制造半導體集成電路的方法，所述半導體集成電路包括邏輯部分和存儲器陣列部分，所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管，并且所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管，所述方法包括如下步驟(A)在所述半導體襯底中，形成構成所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域，以及形成構成所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域；(B)在整個表面上形成具有拉伸應力的第一絕緣膜和在所述第一絕緣膜上形成第二絕緣膜；(C)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管和N溝道型場效應晶體管的區(qū)域上側的所述第二絕緣膜；(D)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管的區(qū)域上側的所述第一絕緣膜；(E)在所述整個表面上形成具有壓縮應力的第三絕緣膜；以及(F)將用于松弛壓縮應力的離子注入施加到構成所述存儲器陣列部分的N溝道型場效應晶體管的區(qū)域上的所述第三絕緣膜，以及選擇性地去除存在于構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜。
在根據(jù)本發(fā)明再一個實施例的制造集成電路的方法中，在所述步驟(B)和步驟(D)之間的任何步驟中(即，或在步驟(B)和步驟(C)之間或在步驟(C)和步驟(D)之間)，將用于松弛拉伸應力的離子注入施加到構成所述存儲器陣列部分的P溝道型場效應晶體管的區(qū)域上的所述第一絕緣膜。而且，在步驟(F)中，在將用于松弛壓縮應力的離子注入施加到存在于構成存儲器陣列部分的N溝道類型場效應晶體管的區(qū)域上側的第三絕緣膜之后，可以選擇性地去除存在于構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜，或者可以在選擇性地去除構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜之后，將用于松弛壓縮應力的離子注入施加到存在于構成存儲器陣列部分的N溝道類型場效應晶體管的區(qū)域上側的第三絕緣膜。
根據(jù)本發(fā)明再一個實施例，提供了一種制造半導體集成電路的方法，所述半導體集成電路包括邏輯部分和存儲器陣列部分，所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管，并且所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管，所述方法包括如下步驟(A)在所述半導體襯底中，形成構成所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域，以及形成構成所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域；(B)在整個表面上形成具有拉伸應力的第一絕緣膜和在所述第一絕緣膜上形成第二絕緣膜；(C)選擇性地去除存在于構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第二絕緣膜和所述第一絕緣膜；(D)在所述整個表面上形成具有壓縮應力的第三絕緣膜；以及(E)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜，其中在所述步驟(B)和步驟(D)之間的任何步驟中，將用于松弛壓縮應力的離子注入施加到構成所述存儲器陣列部分的N溝道型場效應晶體管的區(qū)域上的所述第一絕緣膜。
在根據(jù)本發(fā)明再一個實施例的制造集成電路的方法中，在形成了具有拉伸應力的第三絕緣膜之后，將用于松弛拉伸應力的離子注入施加到構成所述存儲器陣列部分的P溝道型場效應晶體管的區(qū)域上的所述第三絕緣膜。具體而言，在步驟(D)或步驟(E)之后，可以進行用于松弛拉伸應力的離子注入。
在根據(jù)本發(fā)明一個到再一個實施例的制造集成電路的方法中(這些方法在下面總地簡稱本發(fā)明)，所述第一絕緣膜和第三絕緣膜每個都由氮化硅(SiN)膜制成，以及所述第二絕緣膜由氧化硅(SiOx)膜制成。而且，雖然不是限制性的，但是第一絕緣膜和第三絕緣膜的厚度的示例在5×10-8到2×10-7m的范圍內(nèi)。另外，拉伸應力和壓縮應力的示例時1×109Pa。
在本發(fā)明中，在使用氧化硅膜構成第一和第三絕緣膜中每個時，例如可以通過適當?shù)剡x擇等離子CVD工藝中的膜形成條件來形成具有拉伸應力的第一絕緣膜和具有壓縮應力的第三絕緣膜。
在本發(fā)明中，用于松弛應力的離子注入中的離子種類包括具有低激活速率的雜質(zhì)，比如鍺(Ge)、硅(Si)和氬(Ar)。
在本發(fā)明中，在構成存儲器陣列部分的N溝道型場效應晶體管和P溝道型場效應晶體管中，具有期望應力的絕緣膜形成在N溝道型場效應晶體管和P溝道型場效應晶體管的區(qū)域上，從而可以設計來增強構成存儲器陣列部分的N溝道型場效應晶體管和P溝道型場效應晶體管的性能。具體而言，在構成存儲器陣列部分的N溝道型場效應晶體管的區(qū)域中，可以剩下具有拉伸應力的絕緣膜，由此可以設計來增強N溝道型場效應晶體管的性能，并且避免決定SRAM讀取速度的單元電流的降低。此外，在構成存儲器陣列部分的P溝道型場效應晶體管的區(qū)域中，例如可以將離子注入施加到具有拉伸應力的絕緣膜上，由此可以設計拉伸應力的松弛，抑制P溝道型場效應晶體管性能的降低，并且可以控制閾值電壓Vth。
而且，在制備半導體集成電路的方法中，基本上構成存儲器陣列部分的P溝道型場效應晶體管和N溝道型場效應晶體管的區(qū)域由第一絕緣膜覆蓋，從而可以避免構成存儲器陣列部分的場效應晶體管受到損害、導致存儲器保持特性變劣或操作速度的降低的問題。另外，可以避免比如形成用于形成層絕緣層中的局部互連的開口時的困難的問題，工藝容限的減少和半導體集成電路產(chǎn)率的降低。


圖1A是用于說明根據(jù)示例1的制備半導體集成電路的方法的半導體襯底等的部分示意性端部正面視圖，圖1B是示出存儲器陣列部分的等效電路圖的示意圖，以及圖1C是根據(jù)示例1的半導體集成電路的示意性布局圖。
圖2A和圖2B是用于說明根據(jù)示例1的制備半導體集成電路的方法在圖1A之后的半導體襯底等的部分示意性端部正面視圖。
圖3A和圖3B是用于說明根據(jù)示例1的制備半導體集成電路的方法在圖2B之后的半導體襯底等的部分示意性端部正面視圖。
圖4A和圖4B是用于說明根據(jù)示例1的制備半導體集成電路的方法在圖3A和圖3B之后的半導體襯底等的部分示意性端部正面視圖。
圖5A和圖5B是用于說明根據(jù)示例1的制備半導體集成電路的方法在圖4A和圖4B之后的半導體襯底等的部分示意性端部正面視圖。
圖6A和圖6B是用于說明根據(jù)示例1的制備半導體集成電路的方法在圖5A和圖5B之后的半導體襯底等的部分示意性端部正面視圖。
圖7A和圖7B是用于說明根據(jù)示例1的制備半導體集成電路的方法在圖6A和圖6B之后的半導體襯底等的部分示意性端部正面視圖。
圖8A和圖8B是用于說明根據(jù)示例1的制備半導體集成電路的方法在圖7A和圖7B之后的半導體襯底等的部分示意性端部正面視圖。
圖9A和圖9B是用于說明根據(jù)示例1的制備半導體集成電路的方法在圖8A和圖8B之后的半導體襯底等的部分示意性端部正面視圖。
圖10A是用于說明根據(jù)示例1的制備半導體集成電路的方法在圖9A之后的半導體襯底等的部分示意性端部正面視圖，圖10B是如圖10A所示的半導體集成電路的示意性布圖。
圖11是用于說明根據(jù)示例2的制備半導體集成電路的方法的半導體襯底等的部分示意性端部正面視圖。
圖12A和圖12B是用于說明根據(jù)示例3的制備半導體集成電路的方法的半導體襯底等的部分示意性端部正面視圖。
圖13A和圖13B是用于說明根據(jù)示例3的制備半導體集成電路的方法在圖12B之后的半導體襯底等的部分示意性端部正面視圖。
圖14A和圖14B是用于說明根據(jù)示例3的制備半導體集成電路的方法在圖13A和圖13B之后的半導體襯底等的部分示意性端部正面視圖。
圖15A和圖15B是用于說明根據(jù)示例4的制備半導體集成電路的方法的半導體襯底等的部分示意性端部正面視圖。
圖16A和圖16B是用于說明根據(jù)示例5的制備半導體集成電路的方法的半導體襯底等的部分示意性端部正面視圖。
圖17A和圖17B是用于說明根據(jù)示例5的制備半導體集成電路的方法在圖16A和圖16B之后的半導體襯底等的部分示意性端部正面視圖。
圖18A和圖18B是用于說明根據(jù)示例5的制備半導體集成電路的方法在圖17A和圖17B之后的半導體襯底等的部分示意性端部正面視圖。
圖19A和圖19B是用于說明根據(jù)示例5的制備半導體集成電路的方法在圖18A和圖18B之后的半導體襯底等的部分示意性端部正面視圖。
圖20A和圖20B是用于說明根據(jù)示例5的制備半導體集成電路的方法在圖19A和圖19B之后的半導體襯底等的部分示意性端部正面視圖。
圖21A和圖21B是用于說明根據(jù)示例5的制備半導體集成電路的方法在圖20A和圖20B之后的半導體襯底等的部分示意性端部正面視圖。
圖22A和圖22B是用于說明根據(jù)示例5的制備半導體集成電路的方法在圖21A和圖21B之后的半導體襯底等的部分示意性端部正面視圖。
圖23A和圖23B是用于說明根據(jù)示例5的制備半導體集成電路的方法在圖22A和圖22B之后的半導體襯底等的部分示意性端部正面視圖。
圖24A和圖24B是用于說明根據(jù)示例6的制備半導體集成電路的方法在圖23A和圖23B之后的半導體襯底等的部分示意性端部正面視圖。
圖25A和圖25B是用于說明根據(jù)示例6的制備半導體集成電路的方法在圖24A和圖24B之后的半導體襯底等的部分示意性端部正面視圖。
圖26A和圖26B是用于說明根據(jù)示例6的制備半導體集成電路的方法在圖25A和圖25B之后的半導體襯底等的部分示意性端部正面視圖。
圖27A和圖27B是用于說明根據(jù)示例6的制備半導體集成電路的方法在圖26A和圖26B之后的半導體襯底等的部分示意性端部正面視圖。
圖28A和圖28B是用于說明根據(jù)示例6的制備半導體集成電路的方法在圖27A和圖27B之后的半導體襯底等的部分示意性端部正面視圖。
圖29A和圖29B是用于說明根據(jù)示例6的制備半導體集成電路的方法在圖28A和圖28B之后的半導體襯底等的部分示意性端部正面視圖。
圖30A和圖30B是用于說明根據(jù)示例6的制備半導體集成電路的方法在圖29A和圖29B之后的半導體襯底等的部分示意性端部正面視圖。
圖31A和圖31B是用于說明根據(jù)示例6的制備半導體集成電路的方法在圖30A和圖30B之后的半導體襯底等的部分示意性端部正面視圖。
圖32A和圖32B是用于說明根據(jù)示例7的制備半導體集成電路的方法的半導體襯底等的部分示意性端部正面視圖。
圖33A和圖33B是用于說明根據(jù)示例8的制備半導體集成電路的方法的半導體襯底等的部分示意性端部正面視圖。
圖34A和圖34B是用于說明根據(jù)示例8的制備半導體集成電路的方法在圖33B之后的半導體襯底等的部分示意性端部正面視圖。
圖35A和圖35B是用于說明根據(jù)示例8的制備半導體集成電路的方法在圖34A和圖34B之后的半導體襯底等的部分示意性端部正面視圖。
圖36A和圖36B是用于說明根據(jù)示例8的制備半導體集成電路的方法在圖35A和圖35B之后的半導體襯底等的部分示意性端部正面視圖。
圖37A和圖37B是用于說明根據(jù)示例8的制備半導體集成電路的方法在圖36A和圖36B之后的半導體襯底等的部分示意性端部正面視圖。
圖38A和圖38B是用于說明根據(jù)示例8的制備半導體集成電路的方法在圖37A和圖37B之后的半導體襯底等的部分示意性端部正面視圖。
圖39A和圖39B是用于說明根據(jù)示例8的制備半導體集成電路的方法在圖38A和圖38B之后的半導體襯底等的部分示意性端部正面視圖。
圖40A、40B和40C是用于說明根據(jù)相關技術的制備存儲器陣列部分的方法(根據(jù)相關技術的第一制備方法)的半導體襯底等的部分示意性端部正面視圖。
圖41A、41B和41C是用于說明根據(jù)相關技術的第一制備方法在圖40C之后的半導體襯底等的部分示意性端部正面視圖。
圖42A、42B和42C是用于說明根據(jù)相關技術的第一制備方法在圖41C之后的半導體襯底等的部分示意性端部正面視圖。
圖43A和43B是用于說明根據(jù)相關技術的第一制備方法在圖42C之后的半導體襯底等的部分示意性端部正面視圖。
圖44A、44B和44C是用于說明根據(jù)相關技術的制備存儲器陣列部分的方法(根據(jù)相關技術的第二制備方法)的半導體襯底等的部分示意性端部正面視圖。
圖45A、45B和45C是用于說明根據(jù)相關技術的第二制備方法在圖44C之后的半導體襯底等的部分示意性端部正面視圖。
具體實施例方式
現(xiàn)將參考附圖，基于本發(fā)明的某些實施例對本發(fā)明進行說明。
示例1示例1涉及根據(jù)本發(fā)明的第一實施例的制備半導體集成電路的方法。在示例1或在隨后將說明的示例2-5中任一個中的制備半導體集成電路的方法是制備包括邏輯部分和存儲器陣列部分(具體而言，由SRAM構成的存儲器陣列部分)的半導體集成電路的方法。邏輯部分具有N溝道型場效應晶體管(具體而言，N溝道型MOS晶體管，以下簡稱N型FET 120B)和P溝道型場效應晶體管(具體而言，P溝道型MOS晶體管，以下簡稱P型FET120A)。存儲器陣列部分具有N溝道型場效應晶體管(具體而言，N溝道型MOS晶體管，以下簡稱N型FET 20B)和P溝道型場效應晶體管(具體而言，P溝道型MOS晶體管，以下簡稱P型FET 20A)?，F(xiàn)將在下面對示例1中的制備半導體集成電路的方法進行說明，參考圖1A、圖2A和2B、圖3A和3B、圖4A和4B、圖5A和5B、圖6A和6B、圖7A和7B、圖8A和8B、圖9A和9B、以及圖10A，它們是半導體襯底等的部分示意性端部正面圖。而且，在這些附圖中的部分示意性端部正面圖或者在隨后待說明的半導體襯底等的部分示意性端部正面圖的各種附圖的部分示意性端部正面圖是沿圖1C的點劃線截取的。此外，示例1或示例2-8任一個的存儲器陣列部分的等效電路如圖1B所示，柵極部分等的示意性布局圖如圖1C和圖10B所示。而且，在示例1或后面將說明的示例2-8任一個中，第一絕緣膜和第三絕緣膜每個都是由氮化硅膜(SiN膜)構成，而第二絕緣膜是由氧化硅膜(SiOx膜)構成。
步驟100首先，基于已知方法，具有溝槽結構的器件分隔區(qū)11形成在半導體襯底10中，然后每個由柵極絕緣膜21、柵電極22和偏移膜23構成的柵極部分形成在半導體襯底10上，柵極側壁24形成在柵極部分的側表面上，而源極-漏極區(qū)域25形成在半導體襯底10中。而且，半導體襯底10的插入在兩個源極/漏極區(qū)域25之間的區(qū)域?qū)跍系佬纬蓞^(qū)域。以該方式，可以獲得構成存儲器陣列部分的P型FET 20A(見圖1B和圖1C中的TR1和TR4)和N型FET 20B(見圖1B和圖1C中的TR2、TR3、TR5和TR6)。同時，可以獲得構成邏輯部分的P型FET 120A和N型FET 120B。
步驟110接下來，例如基于等離子CVD工藝(薄膜形成溫度400℃)，由50nm厚的氮化硅膜構成并具有拉伸應力(1.0×109到2.0×109Pa)的第一絕緣膜31形成在整個表面上(見圖2A)，并且基于大氣壓O3-TEOS-CVD工藝(薄膜形成溫度500℃)，由30nm厚的氧化硅膜構成的第二絕緣膜32形成在第一絕緣膜31上(見圖2B)。
步驟120存在于構成邏輯部分的P型FET 120A的區(qū)域上側的第二絕緣膜32和第一絕緣膜31被選擇性地去除。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的P型FET 20A和N型FET 20B的區(qū)域和構成邏輯部分的N型FET 120B的區(qū)域的抗蝕劑層36A(見圖3A和3B)，通過干法蝕刻工藝去除未由抗蝕劑層236A覆蓋的在P型FET 120A的區(qū)域中顯露的第二絕緣膜32和其下的第一絕緣膜31(見圖4A和4B)，并且基于灰化處理去除抗蝕劑層236A(見圖5A和5B)。
步驟130接下來，基于等離子CVD工藝(薄膜形成溫度400℃)，由50nm厚的氮化硅膜構成并具有壓縮應力(1.0×109到2.0×109Pa)的第三絕緣膜33形成在整個表面上(見圖6A和6B)。
步驟140之后，存在構成邏輯部分的N型FET 120B的區(qū)域上側的第三絕緣膜33和存在構成存儲器陣列部分的P型FET 20A和N型FET 20B的區(qū)域上側的第三絕緣膜33被選擇性地去除。具體而言，基于已知的平版印刷技術，形成覆蓋P型FET 120A的區(qū)域的抗蝕劑層36B(見圖7A和7B)，然后則通過干法蝕刻工藝去除未由抗蝕劑層36B覆蓋的在構成存儲器陣列部分的P型FET 20A和N型FET 20B的和構成邏輯部分的N型FET 120B的區(qū)域中顯露的第三絕緣膜33(見圖8A和8B)，并且基于灰化處理去除抗蝕劑層36B(見圖9A和9B)。由于由氧化硅膜構成的第二絕緣膜提供為蝕刻停止層，所以在去除邏輯部分中的第三絕緣膜33時，將第三絕緣膜33以這樣的方式干法蝕刻以獲得第一絕緣膜31、第二絕緣膜32和第三絕緣膜33的三層結構，從而半導體襯底10等未顯露在第一絕緣膜31和第三絕緣膜33之間的邊界區(qū)域中。當這樣的結構形成在存儲器陣列部分，將產(chǎn)生上述問題，但是在邏輯部分中，可以在不產(chǎn)生嚴重問題的情形下形成這樣的結構。
步驟150之后，將層絕緣層34和抗蝕劑層(未示出)形成在整個表面上，然后將層絕緣層34通過使用該抗蝕劑層作為蝕刻掩模干法蝕刻，從而在層絕緣層34中形成用于形成接觸孔的開口34A和用于形成局部互連35的開口34B(見圖10B的示意性布局圖)，并且之后去除抗蝕劑層(見圖10A)。接下來，將布線材料層形成在包括開口34A和34B的層絕緣層34上，并且將在層絕緣層34上的布線材料層圖案化，由此可以在層絕緣層34上形成布線層，并且同時可以形成接觸孔和局部互連35。
在以該方式在示例1中獲得的構成存儲器陣列部分的P型FET 20A和N型FET 20B中，具有拉伸應力的第一絕緣膜31和第二絕緣膜32形成在P型FET 20A和N型FET 20B的上側。通過采用這樣的結構，可以設計來增強構成存儲器陣列部分的N型FET 20B的性能，而且避免了決定SRAM讀取速度的單元電流的降低。而且，在示例1中，具有壓縮應力的第三絕緣膜33沒有形成在構成存儲器陣列部分的N型FET 20B的區(qū)域上側，從而不可能設計來增強P型FET 20A的性能；然而，可以避免在層絕緣層中形成用于形成局部互連的開口時的工藝中的困難。此外，在每個步驟中，基本上構成存儲器陣列部分的P型FET 20A和N型FET 20B的區(qū)域連續(xù)地由第一絕緣膜31覆蓋，并且因此將不會出現(xiàn)構成存儲器陣列部分的MOS晶體管受到損害的問題，導致存儲器保持特性變劣。
示例2示例2是示例1的制備半導體集成電路的方法的變體。在示例2中，在步驟140之后，將用于松弛拉伸應力的離子注入施加到存在于構成存儲器陣列部分的P型FET 20A的區(qū)域上的第一絕緣膜31。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的N型FET 20B的區(qū)域和構成邏輯部分的P型FET 120A和N型FET 120B的區(qū)域上的抗蝕劑層37，將離子注入施加到未由抗蝕劑層37覆蓋的顯露在構成存儲器陣列部分的N型FET 20B的區(qū)域中的第一絕緣膜31(見圖11)。離子注入的條件如以下的表1所示。而且，該離子注入對構成存儲器陣列部分的P型FET 20A的源極/漏極區(qū)域25沒有施加任何影響。
表1

由此，形成在構成存儲器陣列部分的P型FET 20A的區(qū)域上并具有拉伸應力的第一絕緣膜31上的拉伸應力得到松弛，從而與示例1相比可以進一步提高P型FET 20A的性能。
而且，對構成存儲器陣列部分的P型FET 20A的區(qū)域上的第一絕緣膜31施加松弛應力的離子注入的步驟可以在步驟140之后以這種方式進行，或者可以在形成第一絕緣膜31之后且在形成層絕緣層34之前的任何步驟中進行。
示例3示例3涉及根據(jù)本發(fā)明的第二實施例的制備半導體集成電路的方法?，F(xiàn)在，下面將對示例3中的制備半導體集成電路的方法進行說明，參考圖12A和12B、圖13A和13B以及圖14A和14B，它們是半導體襯底等的部分示意性端部正面圖。
步驟300首先，在以步驟100和110相同的方式，構成邏輯部分的P型FET 120A和N型FET 120B的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域和構成存儲器陣列部分的P型FET 20A和N型FET 20B的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域形成在半導體襯底10中，然后具有拉伸應力的第一絕緣膜31形成在整個表面上，而第二絕緣膜32形成在第一絕緣膜31上。之后，以步驟120和130相同的方式，存在于構成邏輯部分的P型FET 120A的區(qū)域上側的第二絕緣膜32和第一絕緣膜31被選擇性地去除，而且具有壓縮應力的第三絕緣膜33形成在整個表面上。
步驟310接下來，將用于松弛壓縮應力的離子注入施加到存在于構成存儲器陣列部分的N型FET 20B的區(qū)域上的第三絕緣膜33。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的P型FET 20A的區(qū)域和構成邏輯部分的P型FET 120A的區(qū)域的抗蝕劑層38A(見圖12A)，將離子注入施加到未由抗蝕劑層38A覆蓋的顯露在構成存儲器陣列部分的N型FET 20B的區(qū)域中的第三絕緣膜33，離子注入還施加到未由抗蝕劑層38A覆蓋的顯露在構成邏輯部分的N型FET 120B的區(qū)域中的第三絕緣膜33(見圖12B)，并且基于灰化處理去除抗蝕劑層38A。離子注入的條件與上面例如表1給出的相同。而且，離子注入對分別構成存儲器陣列部分和邏輯部分的N型FET20B和120B上的第一絕緣膜31沒有施加任何影響。這里，可以采用這樣的方法，其中形成覆蓋構成邏輯部分的N型FET 120B的區(qū)域的抗蝕劑層38A，并且離子注入未被施加到在N型FET 120B的區(qū)域的第三絕緣膜33。
步驟320之后，存在于構成邏輯部分的N型FET 120B的區(qū)域上側的第三絕緣膜33被選擇性地去除。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的P型FET 20A和N型FET 20B的區(qū)域和構成邏輯部分的P型FET 120A的區(qū)域上的抗蝕劑層38B(見圖13A和13B)，然后通過干法蝕刻工藝去除未由抗蝕劑層38B覆蓋的在構成邏輯部分的N型FET 120B的區(qū)域中顯露的第三絕緣膜33，并且基于灰化處理去除抗蝕劑層38B(見圖14A和14B)。由于由氧化硅膜構成的第二絕緣膜32形成為蝕刻停止層，所以第三絕緣膜33可以通過干法蝕刻工藝可靠地去除。而且，在邏輯部分中，去除第三絕緣膜33時，將第三絕緣膜33干法蝕刻以獲得第一絕緣膜31、第二絕緣膜32和第三絕緣膜33的三層結構，從而半導體襯底10等未顯露在第一絕緣膜31和第三絕緣膜33之間的邊界區(qū)域中。當這樣的結構形成在存儲器陣列部分時，上述問題可能產(chǎn)生，但是在邏輯部分中，這樣的結構可以在不產(chǎn)生嚴重的問題的情形下形成。
步驟330接下來，進行與示例1中的步驟150相同的步驟，由此可以獲得半導體集成電路。
在示例3中以這種方式獲得的構成存儲器陣列部分的P型FET 20A和N型FET 20B中，形成具有拉伸應力的第一絕緣膜31、第二絕緣膜32和具有壓縮應力的第三絕緣膜33，并且松弛了在形成在N型FET 20B的區(qū)域上具有壓縮應力的第三絕緣膜33中形成的壓縮應力。通過采用這樣的結構，可以設計來增強構成存儲器陣列部分的N型FET 20B的性能，而且避免了決定SRAM讀取速度的單元電流的降低。而且，在示例3中，雖然具有壓縮應力的第三絕緣膜33形成在構成存儲器陣列部分的P型FET 20A的區(qū)域上側，具有拉伸應力的第一絕緣膜31形成在其下側，從而不能設計來增強P型FET 20A的性能；但是，可以避免在層絕緣層中形成用于形成局部互連的開口時的工藝中的困難。此外，在每個步驟中，基本上構成存儲器陣列部分的P型FET 20A和N型FET 20B的區(qū)域連續(xù)地由第一絕緣膜31覆蓋，從而不會出現(xiàn)構成存儲器陣列部分的MOS晶體管受到損害的問題，導致存儲器保持特性變劣。
而且，將用于松弛壓縮應力的離子注入施加到存在于構成存儲器陣列部分的N型FET 20B的區(qū)域上的第三絕緣膜33的步驟以該方法在步驟310中進行，或可以在步驟320之后進行。換言之，離子注入可以在形成第三絕緣膜33之后而在形成層絕緣層34之前的任何步驟中進行。
示例4示例4是示例3的制備半導體集成電路的方法的變體。在示例4中，在示例3的步驟300中(更具體而言，在形成第一絕緣膜31和第二絕緣膜32之后，或在選擇性地去除構成邏輯部分的P型FET 120A區(qū)域上側的第二絕緣膜32和第一絕緣膜31之后)，將用于松弛拉伸應力的離子注入施加到構成存儲器陣列部分的P型FET 20A的區(qū)域上的第一絕緣膜31。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的N型FET 20B和構成邏輯部分的N型FET 120B的區(qū)域上的抗蝕劑層39(見圖15A)，離子注入施加到未由抗蝕劑層39覆蓋的顯露在構成存儲器陣列部分的P型FET 20A的區(qū)域中的第一絕緣膜31(見圖15B)，離子注入還施加到未由抗蝕劑層39覆蓋的顯露在構成邏輯部分的P型FET 120A的區(qū)域中的第一絕緣膜31(見圖12B)。離子注入的條件與上面例如表1給出的相同。而且，可以采用這樣的方法，其中形成覆蓋構成邏輯部分的P型FET 120A的區(qū)域的抗蝕劑層39，并且用于拉伸應力松弛的離子注入未被施加到在構成邏輯部分的P型FET 120A的區(qū)域上存在的第一絕緣膜31。
由此，構成存儲器陣列部分的P型FET 20A的區(qū)域上并具有拉伸應力的第一絕緣膜31上的拉伸應力得到松弛，從而與示例3相比可以進一步提高P型FET 20A的性能。
示例5示例5關于根據(jù)本發(fā)明的第三實施例的制備半導體集成電路的方法?，F(xiàn)在，下面將對示例3中的制備半導體集成電路的方法進行說明，參考圖16A和16B、圖17A和17B、圖18A和18B、圖19A和19B、圖20A和20B、圖21A和21B、圖22A和22B以及圖23A和23B，它們是半導體襯底等的部分示意性端部正面圖。
步驟500首先，在以步驟100和110相同的方式，構成邏輯部分的P型FET 120A和N型FET 120B的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域和構成存儲器陣列部分的P型FET 20A和N型FET 20B的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域形成在半導體襯底10中，然后具有拉伸應力的第一絕緣膜31形成在整個表面上，而第二絕緣膜32形成在第一絕緣膜31上。
步驟510之后，存在于構成邏輯部分的P型FET 120A和N型FET 120B的區(qū)域上側的第二絕緣膜32被選擇性地去除。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的P型FET 20A和N型FET 20B的區(qū)域的抗蝕劑層(未示出)，然后通過干法蝕刻工藝去除未由抗蝕劑層覆蓋的在構成邏輯部分的P型FET 120A和N型FET 120B的區(qū)域中顯露的第二絕緣膜32，并且基于灰化處理去除抗蝕劑層(見圖16A和16B)。
步驟520接下來，存在于構成邏輯部分的P型FET 120A的區(qū)域上側的第一絕緣膜31被選擇性地去除。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的P型FET 20A和N型FET 20B的區(qū)域和構成邏輯部分的N型FET 120B的區(qū)域的抗蝕劑層36A(見圖17A和17B)，然后通過干法蝕刻工藝去除未由抗蝕劑層36A覆蓋的在構成邏輯部分的P型FET 120A的區(qū)域中顯露的第一絕緣膜31(見圖18A和18B)，并且基于灰化處理去除抗蝕劑層36A(見圖19A和19B)。
步驟530此后，以與示例1的步驟130相同的方式，將具有壓縮應力的第三絕緣膜33形成在整個表面上(見圖20A和20B)。
步驟540接下來，存在構成邏輯部分的N型FET 120B的區(qū)域上側的第三絕緣膜33和存在構成存儲器陣列部分的P型FET 20A和N型FET 20B的區(qū)域上側的第三絕緣膜33被選擇性地去除。具體而言，基于已知的平版印刷技術，形成覆蓋P型FET 120A的區(qū)域的抗蝕劑層36B(見圖21A和21B)，然后則通過干法蝕刻工藝去除未由抗蝕劑層36B覆蓋的在構成存儲器陣列部分的P型FET 20A和N型FET 20B的和構成邏輯部分的N型FET 120B的區(qū)域中顯露的第三絕緣膜33(見圖22A和22B)，并且之后基于灰化處理去除抗蝕劑層36B(見圖23A和23B)。
步驟550接下來，進行與示例1的步驟150相同的步驟，由此獲得半導體集成電路。
在示例5中以這種方式獲得的構成存儲器陣列部分的P型FET 20A和N型FET 20B中，形成具有拉伸應力的第一絕緣膜31形成在P型FET 20A和N型FET 20B上。通過采用這樣的結構，可以設計來增強構成存儲器陣列部分的N型FET 20B的性能，而且避免了決定SRAM讀取速度的單元電流的降低。而且，與示例1中類似，還在示例5中，具有壓縮應力的第三絕緣膜33未形成在構成存儲器陣列部分的P型FET 20A的區(qū)域上，從而不可能設計來增強P型FET 20A的性能。但是，基本上構成存儲器陣列部分的P型FET 20A和N型FET 20B的區(qū)域連續(xù)地由第一絕緣膜31覆蓋，使得將不會出現(xiàn)構成存儲器陣列部分的MOS晶體管受到損害的問題，導致存儲器保持特性變劣。
包括形成構成邏輯部分的P型FET 120A和N型FET 120B的方法(具體而言，示例5中去除第二絕緣膜32的步驟)制造半導體集成電路的方法可以與示例2中所述的制造半導體集成電路的方法相組合。即，以與示例2中相同的方式，在步驟540之后，可以將用于松弛拉伸應力的離子注入施加到存在于構成存儲器陣列部分的P型FET 20A的區(qū)域上的第一絕緣膜31。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的N型FET 20B的區(qū)域和構成邏輯部分的P型FET 120A和N型FET 120B的區(qū)域上的抗蝕劑層(未示出)，將離子注入施加到未由該抗蝕劑層覆蓋的顯露在構成存儲器陣列部分的P型FET 20A的區(qū)域中的第一絕緣膜31。離子注入的條件與例如表1所示的相同。而且，該離子注入對構成存儲器陣列部分的P型FET 20A的源極/漏極區(qū)域25沒有施加任何影響。
由此，形成在構成存儲器陣列部分的P型FET 20A的區(qū)域上并具有拉伸應力的第一絕緣膜31上的拉伸應力得到松弛，從而可以設計來增強P型FET20A的性能。
而且，對構成存儲器陣列部分的P型FET 20A的區(qū)域上的第一絕緣膜31施加松弛應力的離子注入的步驟可以在步驟140之后以這種方式進行，或者可以在形成第一絕緣膜31之后而在形成層絕緣層34之前的任何步驟中進行。
而且，包括形成構成邏輯部分的P型FET 120A和N型FET 120B的方法(具體而言，示例5中去除第二絕緣膜32的步驟)制造半導體集成電路的方法可以與示例3或示例4中所述的制造半導體集成電路的方法相組合。換言之，可以采用根據(jù)本發(fā)明第四實施例的制造半導體集成電路的方法。
具體而言，在根據(jù)本發(fā)明第四實施例的制造半導體集成電路的方法中，在進行了示例5的步驟500之后，即，在進行了構成邏輯部分的P型FET 120A和N型FET 120B的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域和構成存儲器陣列部分的P型FET 20A和N型FET 20B的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域形成在半導體襯底10中，以及具有拉伸應力的第一絕緣膜31形成在整個表面上而第二絕緣膜32形成在第一絕緣膜31上的步驟之后，進行示例5的步驟510，即，進行存在于構成邏輯部分的P型FET 120A和N型FET 120B的區(qū)域上側的第二絕緣膜32被選擇性地去除的步驟。接下來，進行示例5的步驟520，即存在于構成邏輯部分的P型FET 120A的區(qū)域上側的第一絕緣膜31被選擇性地去除的步驟，和進行示例5的步驟530，即將具有壓縮應力的第三絕緣膜33形成在整個表面上的步驟。
之后，進行與示例3的步驟310相同的步驟，即將用于松弛壓縮應力的離子注入施加到存在于構成存儲器陣列部分的N型FET 20B的區(qū)域上的第三絕緣膜33的步驟。接下來，進行與示例3的步驟320相同的步驟，即存在于構成邏輯部分的N型FET 120B的區(qū)域上側的第三絕緣膜33被選擇性地去除的步驟。之后，進行與示例1的步驟150相同的步驟，由此獲得半導體集成電路。
以該方式獲得的構成存儲器陣列部分的P型FET 20A和N型FET 20B具有與示例3中的P型FET 20A和N型FET 20B相同的結構。
而且，與示例3相類似，將用于松弛壓縮應力的離子注入施加到存在于構成存儲器陣列部分的N型FET 20B的區(qū)域上的第三絕緣膜33的步驟可以在形成第三絕緣膜33之后而在形成層絕緣層34之前的任何步驟中進行。
而且，與示例4相類似，在形成第一絕緣膜31和第二絕緣膜32之后，或在選擇性地去除存在于構成邏輯部分的P型FET 120A和N型FET 120B的區(qū)域上側的第二絕緣膜32之后，或在選擇性地去除存在于構成邏輯部分的P型FET 120A的區(qū)域上的第一絕緣膜31之后，將用于松弛拉伸應力的離子注入施加到存在于構成存儲器陣列部分的P型FET 20A的區(qū)域上的第一絕緣膜31。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的N型FET 20B的區(qū)域和構成邏輯部分的P型FET 120A的區(qū)域上的抗蝕劑層(未示出)，然后將離子注入施加到未由該抗蝕劑層覆蓋的顯露在構成存儲器陣列部分的P型FET 20A的區(qū)域中的第一絕緣膜31，還將離子注入施加到未由該抗蝕劑層覆蓋的顯露在構成邏輯部分的P型FET 120A的區(qū)域中的第一絕緣膜31。該離子注入的條件與上述例如圖1所示的相同。
而且，在將用于松弛壓縮應力的離子注入施加到存在于構成存儲器陣列部分的N型FET 20B的區(qū)域上側的第三絕緣膜33時，同時還將用于松弛壓縮應力的離子注入施加到存在于構成邏輯部分的N型FET 120B的區(qū)域上側的第三絕緣膜33。
示例6示例6涉及根據(jù)本發(fā)明的第五實施例的制備半導體集成電路的方法。在示例6或在隨后將說明的示例7和8中任一個中的制備半導體集成電路的方法是制備包括邏輯部分和存儲器陣列部分(具體而言，由SRAM構成的存儲器陣列部分)的半導體集成電路的方法。邏輯部分具有N溝道型場效應晶體管(具體而言，N溝道型MOS晶體管，以下簡稱N型FET 140B)和P溝道型場效應晶體管(具體而言，P溝道型MOS晶體管，以下簡稱P型FET140A)。存儲器陣列部分具有N溝道型場效應晶體管(具體而言，N溝道型MOS晶體管，以下簡稱N型FET 40B)和P溝道型場效應晶體管(具體而言，P溝道型MOS晶體管，以下簡稱P型FET 40A)。現(xiàn)在，下面將對示例6中的制備半導體集成電路的方法進行說明，參考圖24A和24B、圖25A和25B、圖26A和26B、圖27A和27B、圖28A和28B、圖29A和29B、圖30A和30B、圖31A和31B，它們是半導體襯底等的部分示意性端部正面圖。
步驟600首先，基于已知方法，具有溝槽結構的器件分隔區(qū)11形成在半導體襯底10中，然后每個由柵極絕緣膜21、柵電極22和偏移膜23構成的柵極部分形成在半導體襯底10上，之后柵極側壁24形成在柵極部分的側表面上，而源極/漏極區(qū)域25形成在半導體襯底10中。而且，半導體襯底10的插入在兩個源極/漏極區(qū)域25之間的區(qū)域?qū)跍系佬纬蓞^(qū)域。以該方式，可以獲得構成存儲器陣列部分的P型FET 40A(見圖1B和圖1C中的TR1和TR4)和N型FET 40B(見圖1B和圖1C中的TR2、TR3、TR5和TR6)。同時，可以獲得構成邏輯部分的P型FET 140A和N型FET 140B。
步驟610接下來，例如以與示例1的步驟110相同的方式，基于等離子CVD工藝，由50nm厚的氮化硅膜構成并具有拉伸應力的第一絕緣膜53形成在整個表面上(見圖24A)，并且例如以與示例1的步驟130相同的方式，基于CVD工藝，由30nm厚的氧化硅膜構成的第二絕緣膜52形成在第一絕緣膜53上(見圖24B)。
步驟620之后，將用于松弛壓縮應力的離子注入施加到構成存儲器陣列部分的N型FET 40B的區(qū)域上的第一絕緣膜53。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的P型FET 40A的區(qū)域的抗蝕劑層56A(見圖25A)，還形成覆蓋構成邏輯部分的P型FET 140A和N型FET 140B的區(qū)域的抗蝕劑層56A，并且將離子注入施加到未由抗蝕劑層56A覆蓋的顯露在構成存儲器陣列部分的N型FET 40B的區(qū)域中的第一絕緣膜53(見圖25B)。離子注入的條件與上面例如表1給出的相同。而且，該離子注入對構成存儲器陣列部分的N型FET 40B沒有施加任何影響。
步驟630之后，存在于構成邏輯部分的N型FET 140B的區(qū)域上側的第二絕緣膜52和第一絕緣膜53被選擇性地去除。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的P型FET 40A和N型FET 40B和構成邏輯部分的P型FET 140A的區(qū)域上的抗蝕劑層56B(見圖26A和26B)，然后通過干法蝕刻工藝去除未由抗蝕劑層56B覆蓋的在N型FET 140B的區(qū)域中顯露的第二絕緣膜52和第一絕緣膜53(見圖27A和27B)，并且之后基于灰化處理去除抗蝕劑層56B(見圖28A和28B)。
步驟640接下來，進行與示例1的步驟110相同的步驟，基于等離子CVD工藝，由50nm厚的氮化硅膜構成并具有拉伸應力的第三絕緣膜51形成在整個表面上(見圖29A和圖29B)。
步驟650之后，存在于構成邏輯部分的P型FET 140A的區(qū)域上側的第三絕緣膜51被選擇性地去除。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的P型FET 40A和N型FET 40B的區(qū)域和構成邏輯部分的N型FET 140B的區(qū)域的抗蝕劑層56C(見圖30A和30B)，然后通過干法蝕刻工藝去除未由抗蝕劑層56C覆蓋的在P型FET 140A的區(qū)域中顯露的第三絕緣膜51(見圖4A和4B)，并且之后基于灰化處理去除抗蝕劑層56C(見圖31A和31B)。由于由氧化硅膜構成的第二絕緣膜52形成為蝕刻停止層，所以第三絕緣膜51可以通過干法蝕刻工藝可靠地去除。而且，在邏輯部分中，去除第三絕緣膜51時，將第三絕緣膜51干法蝕刻以獲得第一絕緣膜53、第二絕緣膜52和第三絕緣膜51的三層結構，從而半導體襯底10等未顯露在第一絕緣膜53和第三絕緣膜51之間的邊界區(qū)域中。當這樣的結構形成在存儲器陣列部分時，上述問題可能產(chǎn)生，但是在邏輯部分中，這樣的結構可以在不產(chǎn)生嚴重的問題的情形下形成。
步驟660接下來，進行與示例1中的步驟150相同的步驟，由此可以獲得半導體集成電路。
在示例6中以這種方式獲得的構成存儲器陣列部分的P型FET 40A和N型FET 40B中，具有壓縮應力的第一絕緣膜53、第二絕緣膜52和具有拉伸應力的第三絕緣膜51形成在P型FET 40A和N型FET 40B的區(qū)域上，并且松弛了在形成在N型FET 40B的區(qū)域上具有壓縮應力的第一絕緣膜53上形成的壓縮應力。通過采用這樣的結構，可以設計來增強構成存儲器陣列部分的N型FET 40B的性能，而且避免了決定SRAM讀取速度的單元電流的降低。而且，在示例6中，雖然具有壓縮應力的第一絕緣膜53形成在構成存儲器陣列部分的P型FET 40A的區(qū)域上側，但是具有拉伸應力的第三絕緣膜51形成在其下側，從而不能設計來增強P型FET 40A的性能；但是，可以避免在層絕緣層中形成用于形成局部互連的開口時的處理中的困難。此外，在每個步驟中，基本上構成存儲器陣列部分的P型FET 40A和N型FET 40B的區(qū)域連續(xù)地由第一絕緣膜53覆蓋，從而不會出現(xiàn)構成存儲器陣列部分的MOS晶體管受到損害的問題，導致存儲器保持特性變劣。
示例7示例7是示例6的制備半導體集成電路的方法的變體。在示例7中，在步驟640或步驟650之后，將用于松弛拉伸應力的離子注入施加到構成存儲器陣列部分的P型FET 40A的區(qū)域上的第三絕緣膜51。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的N型FET 40B和構成邏輯部分的P型FET 140A和N型FET 140B的區(qū)域上的抗蝕劑層57(見圖32A)，將離子注入施加到未由抗蝕劑層57覆蓋的顯露在構成存儲器陣列部分的P型FET 40A的區(qū)域中的第三絕緣膜51(見圖32B)。離子注入的條件與上面例如表1給出的相同。而且，該離子注入不會對構成存儲器陣列部分的P型FET 40A中的第一絕緣膜53上的壓縮應力具有任何影響。
由此，構成存儲器陣列部分的P型FET 40A的區(qū)域上并具有拉伸應力的第一絕緣膜31上的拉伸應力得到松弛，從而與示例6相比可以進一步提高P型FET 40A的性能。
示例8示例8是示例6的變體。在示例8中，在進行示例6的步驟630之前，以與示例5相同的方式，去除形成在構成邏輯部分的P型FET 140A和N型FET 140B的區(qū)域上側的第二絕緣膜52?，F(xiàn)在，下面將對示例8中的制備半導體集成電路的方法進行說明，參考圖33A和33B、圖34A和34B、圖35A和35B、圖36A和36B、圖37A和37B、圖38A和38B以及圖39A和39B，它們是半導體襯底等的部分示意性端部正面圖。
步驟800首先，進行與示例6的步驟600相同的步驟，由此獲得構成存儲器陣列部分的P型FET 40A和N型FET 40B，和獲得構成邏輯部分的P型FET 140A和N型FET 140B。之后，進行與示例6的步驟620相同的步驟。
步驟810存在于構成邏輯部分的P型FET 140A和N型FET 140B的區(qū)域上側的第二絕緣膜52被選擇性地去除。具體而言，基于已知的平版印刷技術，形成覆蓋構成存儲器陣列部分的P型FET 40A和N型FET 40B的抗蝕劑層(未示出)，然后通過干法蝕刻工藝去除未由該抗蝕劑層覆蓋的在構成邏輯部分的P型FET 140A和N型FET 140B的區(qū)域中顯露的第二絕緣膜52，并且基于灰化處理去除該抗蝕劑層(見圖33A和33B)。
步驟820這之后，進行與示例6的步驟630相同的步驟，存在于構成邏輯部分的N型FET 140B的區(qū)域上側的第二絕緣膜52和第一絕緣膜53被選擇性地去除(見圖34A和34B、圖35A和35B以及圖36A和36B)。
步驟830之后，進行與示例6的步驟640相同的步驟，由此具有拉伸應力的第三絕緣膜51形成在整個表面上(見圖37A和圖37B)。
步驟840之后，進行與示例6的步驟650相同的步驟，由此存在于構成邏輯部分的P型FET 140A的區(qū)域上側的第三絕緣膜51被選擇性地去除(見圖38A和圖38B、以及圖39A和圖39B)。
步驟850之后，進行與示例1的步驟150相同的步驟，由此可以獲得半導體集成電路。
而且，與示例7中類似，在示例8中，與步驟830或840之后，將用于松弛拉伸應力的離子注入施加到構成存儲器陣列部分的P型FET 40A的區(qū)域上的第三絕緣膜51。由此，構成存儲器陣列部分的P型FET 40A的區(qū)域上并具有拉伸應力的第一絕緣膜31上的拉伸應力得到松弛，從而可以進一步提高P型FET 40A的性能。
盡管已經(jīng)基于本發(fā)明的優(yōu)選示例對本發(fā)明進行了說明，但是本發(fā)明并不限于這些示例。在這些示例中所說明的晶體管結構和構造僅僅是示例性的，它們可以根據(jù)需要修改，并且在示例所述的晶體管等的制造條件也僅僅是示例性的，它們也可以根據(jù)需要修改。盡管具有溝槽結構的器件隔離區(qū)域已經(jīng)形成在示例中的半導體襯底中，但是該器件隔離區(qū)域不限于具有溝槽結構的，可以是LOCOS結構的，或可以是溝槽結構和LOCOS結構的組合。而且，半導體集成電路可以設置在具有通過SIMOX方法或襯底粘附方法所獲得的SOI結構的襯底中，并且在這種情形，形成器件分離結構則不是必須的。
本發(fā)明包含與在2005年2月22日在日本專利局提交的日本專利申請JP2005-045629相關的主體，其全部內(nèi)容引入于此作為參考。
權利要求
1.一種制造半導體集成電路的方法，所述半導體集成電路包括邏輯部分和存儲器陣列部分，所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管，并且所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管，所述方法包括如下步驟(A)在所述半導體襯底中，形成構成所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域，以及形成構成所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域；(B)在整個表面上形成具有拉伸應力的第一絕緣膜和在所述第一絕緣膜上形成第二絕緣膜；(C)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管的區(qū)域上側的所述第二絕緣膜和所述第一絕緣膜；(D)在所述整個表面上形成具有壓縮應力的第三絕緣膜；以及(E)選擇性地去除存在于構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜和存在于構成所述存儲器陣列部分的N溝道型場效應晶體管和P溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜。
2.根據(jù)權利要求1的制造半導體集成電路的方法，其中在步驟(E)之后，將用于松弛拉伸應力的離子注入施加到構成所述存儲器陣列部分的P溝道型場效應晶體管的區(qū)域上的所述第一絕緣膜。
3.根據(jù)權利要求1的制造半導體集成電路的方法，其中所述第一絕緣膜和所述第三絕緣膜每個都包括氮化硅膜，以及所述第二絕緣膜包括氧化硅膜。
4.一種制造半導體集成電路的方法，所述半導體集成電路包括邏輯部分和存儲器陣列部分，所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管，并且所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管，所述方法包括如下步驟(A)在所述半導體襯底中，形成構成所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域，以及形成構成所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域；(B)在整個表面上形成具有拉伸應力的第一絕緣膜和在所述第一絕緣膜上形成第二絕緣膜；(C)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管的區(qū)域上側的所述第二絕緣膜和第一絕緣膜；(D)在所述整個表面上形成具有壓縮應力的第三絕緣膜；以及(E)將用于松弛壓縮應力的離子注入施加到構成所述存儲器陣列部分的N溝道型場效應晶體管的區(qū)域上的所述第三絕緣膜，以及選擇性地去除存在于構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜。
5.根據(jù)權利要求4的制造半導體集成電路的方法，其中在所述步驟(B)和步驟(D)之間的任何步驟中，將用于松弛拉伸應力的離子注入施加到構成所述存儲器陣列部分的P溝道型場效應晶體管的區(qū)域上的所述第一絕緣膜。
6.根據(jù)權利要求4的制造半導體集成電路的方法，其中所述第一絕緣膜和所述第三絕緣膜每個都包括氮化硅膜，以及所述第二絕緣膜包括氧化硅膜。
7.一種制造半導體集成電路的方法，所述半導體集成電路包括邏輯部分和存儲器陣列部分，所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管，并且所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管，所述方法包括如下步驟(A)在所述半導體襯底中，形成構成所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域，以及形成構成所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域；(B)在整個表面上形成具有拉伸應力的第一絕緣膜和在所述第一絕緣膜上形成第二絕緣膜；(C)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管和N溝道型場效應晶體管的區(qū)域上側的所述第二絕緣膜；(D)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管的區(qū)域上側的所述第一絕緣膜；(E)在所述整個表面上形成具有壓縮應力的第三絕緣膜；以及(F)選擇性地去除存在于構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜和存在于構成所述存儲器陣列部分的N溝道型場效應晶體管和P溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜。
8.根據(jù)權利要求7的制造半導體集成電路的方法，其中在步驟(F)之后，將用于松弛拉伸應力的離子注入施加到構成所述存儲器陣列部分的P溝道型場效應晶體管的區(qū)域上的所述第一絕緣膜。
9.根據(jù)權利要求7的制造半導體集成電路的方法，其中所述第一絕緣膜和所述第三絕緣膜每個都包括氮化硅膜，以及所述第二絕緣膜包括氧化硅膜。
10.一種制造半導體集成電路的方法，所述半導體集成電路包括邏輯部分和存儲器陣列部分，所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管，并且所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管，所述方法包括如下步驟(A)在所述半導體襯底中，形成構成所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域，以及形成構成所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域；(B)在整個表面上形成具有拉伸應力的第一絕緣膜和在所述第一絕緣膜上形成第二絕緣膜；(C)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管和N溝道型場效應晶體管的區(qū)域上側的所述第二絕緣膜；(D)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管的區(qū)域上側的所述第一絕緣膜；(E)在所述整個表面上形成具有壓縮應力的第三絕緣膜；以及(F)將用于松弛壓縮應力的離子注入施加到構成所述存儲器陣列部分的N溝道型場效應晶體管的區(qū)域上的所述第三絕緣膜，以及選擇性地去除存在于構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜。
11.根據(jù)權利要求10的制造半導體集成電路的方法，其中在所述步驟(B)和步驟(D)之間的任何步驟中，將用于松弛拉伸應力的離子注入施加到構成所述存儲器陣列部分的P溝道型場效應晶體管的區(qū)域上的所述第一絕緣膜。
12.根據(jù)權利要求10的制造半導體集成電路的方法，其中所述第一絕緣膜和所述第三絕緣膜每個都包括氮化硅膜，以及所述第二絕緣膜包括氧化硅膜。
13.一種制造半導體集成電路的方法，所述半導體集成電路包括邏輯部分和存儲器陣列部分，所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管，并且所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管，所述方法包括如下步驟(A)在所述半導體襯底中，形成構成所述邏輯部分具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域，以及形成構成所述存儲器陣列部分也具有N溝道型場效應晶體管和P溝道型場效應晶體管的柵極部分、溝道形成區(qū)域和源極/漏極區(qū)域；(B)在整個表面上形成具有拉伸應力的第一絕緣膜和在所述第一絕緣膜上形成第二絕緣膜；(C)選擇性地去除存在于構成所述邏輯部分的N溝道型場效應晶體管的區(qū)域上側的所述第二絕緣膜和所述第一絕緣膜；(D)在所述整個表面上形成具有壓縮應力的第三絕緣膜；以及(E)選擇性地去除存在于構成所述邏輯部分的P溝道型場效應晶體管的區(qū)域上側的所述第三絕緣膜，其中在所述步驟(B)到步驟(D)的任何兩個步驟之間，將用于松弛壓縮應力的離子注入施加到構成所述存儲器陣列部分的N溝道型場效應晶體管的區(qū)域上的所述第一絕緣膜。
14.根據(jù)權利要求13的制造半導體集成電路的方法，其中在形成了所述具有拉伸應力的第三絕緣膜之后，將用于松弛拉伸應力的離子注入施加到構成所述存儲器陣列部分的P溝道型場效應晶體管的區(qū)域上的所述第三絕緣膜。
15.根據(jù)權利要求13的制造半導體集成電路的方法，其中所述第一絕緣膜和所述第三絕緣膜每個都包括氮化硅膜，以及所述第二絕緣膜包括氧化硅膜。
全文摘要
本發(fā)明公開了一種制造半導體集成電路的方法，所述半導體集成電路包括具有N型FET和P型FET邏輯部分和具有N型FET和P型FET的存儲器陣列部分，該方法包括形成構成邏輯部分和存儲器陣列部分的N型FET和P型FET的步驟；之后依次在整個表面上形成具有拉伸應力的第一絕緣膜以及第二絕緣膜；選擇性地去除存在于構成邏輯部分的P型FET的區(qū)域上側的第一和第二絕緣膜；然后在整個表面上形成具有壓縮應力的第三絕緣膜；之后選擇性地去除存在于構成邏輯部分的N型FET的區(qū)域上側的第三絕緣膜和在構成存儲器陣列部分的N型FET和P型FET的區(qū)域上側的第三絕緣膜。
文檔編號H01L21/8244GK1825568SQ200610004128
公開日2006年8月30日 申請日期2006年2月21日 優(yōu)先權日2005年2月22日
發(fā)明者菅野道博 申請人:索尼株式會社