專利名稱：半導體集成電路裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通過制造工序放置進行數(shù)據(jù)寫入的掩模ROM的半導體集成電路裝置的制造方法。
背景技術(shù)：
圖4是表示半導體集成電路裝置的方框圖，由掩模ROM1和具有任意功能的框2、框3、框4組成。并且在已有例子中，半導體集成電路裝置作成具有5層金屬布線層。
圖5A是構(gòu)成圖4的半導體集成電路裝置的掩模ROM1的存儲單元平面圖，圖5B是圖5A的點劃線E-E的剖面圖。
在圖5A及圖5B中，SUB是形成圖4的掩模ROM1及框2至4的半導體襯底；G是作為存儲單元晶體管的N溝道晶體管的柵極；D是N溝道晶體管的漏極；S是N溝道晶體管的源極；Z1、Z2、Z3、Z4、Z5是第1、第2、第3、第4、第5層間絕緣層；V1、V2、V3、V4、V5是在各層間絕緣層Z1、Z2、Z3、Z4、Z5上形成的通孔；M1、M2、M3、M4、M5是第1、第2、第3、第4、第5金屬布線層。這里，在金屬布線層M1、M2、M3、M4、M5中形成焊盤，在金屬布線層5中形成位線。下面，把M1、M2、M3、M4稱為焊盤，把M5稱為位線。U-BIT及B-BIT分別表示1位的存儲單元區(qū)域。漏極D通過金屬焊盤M1、M2、M3、M4和通孔V1、V2、V3、V4、V5與位線M5連接。
說明如上述構(gòu)成的半導體集成電路裝置的掩模ROM的存儲單元。
掩模ROM是這樣的部分，使積累在位線上的電荷通過設(shè)置在各位線上的晶體管進行“放電”、“不放電”與存儲數(shù)據(jù)的“0”、“1”相對應(yīng)，在制造階段通過“連接”、“不連接”位線和各位的晶體管來決定“放電”、“不放電”。
而且，掩模ROM在制造工序中進行數(shù)據(jù)的寫入，由于市場強烈要求在短期間與半導體集成電路裝置狀態(tài)的變更產(chǎn)生的數(shù)據(jù)變更對應(yīng)，所以，掩模ROM存儲單元也用與半導體集成電路裝置的其他的框2、3、4的布線層同樣的布線層構(gòu)成，必需在可限定的上層寫入存儲數(shù)據(jù)。
為了滿足這些條件，已有的掩模ROM存儲單元與圖4的半導體集成電路裝置的其他框2、3、4一樣，用5層布線層M1至M5構(gòu)成，把最上的第5層作為位線，在制造工序中根據(jù)“形成”、“不形成”連接位線M5和漏極D的最上層通孔V5，作出“連接”、“不連接”位線和各位的晶體管的狀態(tài)，分別與存儲數(shù)據(jù)的“0”、“1”對應(yīng)。
在上述已有的半導體集成電路裝置中，存在以下問題。
近年來，在半導體集成電路裝置多層化中，半導體集成電路裝置的掩模ROM存儲單元為了存儲數(shù)據(jù)變更時的制造TAT(Turn AroundTime)的縮短，必須作多層化，固根據(jù)多層化使存儲單元的制造工序增加，所以是導致增加故障發(fā)生的概率、使半導體集成電路裝置的合格率降低的主要原因。

發(fā)明內(nèi)容
鑒于上述原因，本發(fā)明為了解決上述已有的半導體集成電路裝置的問題，其目的在于提供一種半導體集成電路裝置的制造方法，在謀求掩模ROM存儲數(shù)據(jù)變更時制造TAT的縮短的同時，可提高制品的合格率。
本發(fā)明的半導體集成電路裝置的制造方法，在表面絕緣層和布線層分別交錯多層迭加的半導體襯底的一定區(qū)域上設(shè)置掩模ROM單元陣列部，掩模ROM單元陣列部設(shè)有在絕緣層和布線層的下層的半導體襯底的一定區(qū)域上形成的多個存儲單元晶體管，和在一定的布線層中形成的位線，同時，對于各存儲單元晶體管，在第一數(shù)據(jù)寫入的情況下，利用就在位線的下面絕緣層上形成數(shù)據(jù)寫入用通孔，通過數(shù)據(jù)寫入用通孔作成位線和存儲單元晶體管的電連接狀態(tài)，在第二數(shù)據(jù)寫入的情況下，通過不形成數(shù)據(jù)寫入用通孔，使位線和存儲單元晶體管作成非電連接狀態(tài)，在制造半導體集成電路裝置的樣品或試制品時，在從多個布線層內(nèi)的最下層的上層的第一布線層中形成位線，在制造半導體集成電路裝置大批量產(chǎn)品時，在多個布線層內(nèi)的第一布線層的下層的第二布線層中形成位線。
根據(jù)該制造方法，在半導體集成電路裝置的掩模ROM上寫入的數(shù)據(jù)頻繁變更的樣品或試制品制造時，用上層布線層形成位線，把就在其下的絕緣層作成數(shù)據(jù)寫入用通孔的形成層，縮短半導體集成電路裝置的制造TAT，在ROM數(shù)據(jù)確定后的大批量生產(chǎn)時，在更下層的布線層中形成位線，通過把就在其下的絕緣層作成數(shù)據(jù)寫入用通孔的形成層，減少構(gòu)成存儲單元的陣列數(shù)量，減少存儲單元的制造工序，可提高半導體集成電路裝置的制品合格率。
在該情況下，在大批量生產(chǎn)時，在掩模ROM單元陣列部的區(qū)域上，既可以在就在位線上的絕緣層上不形成通孔，也可以在位線的上層的絕緣層上不形成通孔。或在掩模ROM單元陣列部的區(qū)域上，不形成位線上層的布線層，同時，在位線的上層絕緣層上不形成通孔。
而且，在本發(fā)明中，當大批量產(chǎn)品制造時，作為用于形成數(shù)據(jù)寫入用通孔的掩模的掩模圖形，通過使用實質(zhì)上與為用于形成樣品或試制品的數(shù)據(jù)寫入用通孔的掩模圖形相同的掩模圖形，在樣品或試制品的制造時和大批量產(chǎn)品制造時，對于數(shù)據(jù)寫入用通孔不作不同的掩模配置，通過掩模運算可自動作成大批量產(chǎn)品制造時使用的掩模的掩模圖形。
而且，在大批量產(chǎn)品制造時，作為用于形成位線的掩模的掩模圖形，通過使用實質(zhì)上與為用于形成樣品或試制品的位線的掩模圖形相同的掩模圖形，在樣品或試制品制造時和大批量產(chǎn)品制造時，對于位線不作成不同的掩模配置，通過掩模運算可自動作成大批量產(chǎn)品制造時用的掩模的掩模圖形。


圖1A是本發(fā)明第一實施例的半導體集成電路裝置的大批量產(chǎn)品制造時的掩模ROM存儲單元的平面圖；圖1B是圖1A點劃線A-A的剖面圖；圖2A是本發(fā)明第二實施例半導體集成電路裝置的大批量產(chǎn)品制造時的掩模ROM存儲單元的平面圖；圖2B是圖2A點劃線B-B的剖面圖；圖3A是本發(fā)明第三實施例半導體集成電路裝置的大批量產(chǎn)品制造時的掩模ROM存儲單元的平面圖；圖3B是圖3A點劃線C-C的剖面圖；圖4是半導體集成電路裝置的方框圖；圖5A是已有的半導體集成電路裝置掩模ROM存儲單元的平面圖；圖5B是圖5A點劃線E-E的剖面圖。
具體實施例方式
最佳實施例說明雖然與已有例的情況也相同，但是，以下敘述的第一至第三實施例的半導體集成電路裝置中放置的掩模ROM是這樣配置的，多個位線和多個字線交錯配置，柵極與字線連接，源極接地，漏極與位線連接或不連接的存儲單元晶體管被配置著。漏極和位線的連接和不連接取決于數(shù)據(jù)寫入用的通孔的形成和不形成。然后，通過選擇任意的位線和字線，經(jīng)位線讀出其交錯點的存儲單元數(shù)據(jù)。
第一實施例本實施例的半導體集成電路裝置也與已有例一樣用圖4的方框圖來表示，作為掩模ROM1以外的電路部分的框2至4作成具有第1至第5金屬布線層M1至M5的多層布線構(gòu)成。
通常，半導體集成電路裝置在ROM上寫入的數(shù)據(jù)頻繁地變更的初期制造時，即樣品或試制品(以下記作樣品等)的制造時制造數(shù)量少，數(shù)據(jù)確定后的大批量產(chǎn)品制造時制造數(shù)量大大增加。于是，在本實施例中，通過在數(shù)據(jù)頻繁變更的樣品等的制造時制造與已有例相同具有圖5A及圖5B所示的存儲單元結(jié)構(gòu)的掩模ROM的半導體集成電路裝置，縮短制造TAT，通過在數(shù)據(jù)確定后的大批量產(chǎn)品制造時制造具有圖1A及圖1B所示的存儲單元結(jié)構(gòu)的掩模ROM的半導體集成電路裝置，可提高合格率。此外，在已有例子的情況下，在樣品等的制造時在確定ROM數(shù)據(jù)后的大批量生產(chǎn)時制造同樣構(gòu)成的產(chǎn)品。
圖1A是本實施例的半導體集成電路裝置大批量生產(chǎn)時的掩模ROM的存儲單元平面圖；圖1B是圖1A的點劃線A-A的剖面圖。
在圖1A及圖1B中，SUB是形成圖4的掩模ROM1及框2至4的半導體襯底；G是作為存儲單元晶體管的N溝道晶體管的柵極；D是N溝道晶體管的漏極；S是N溝道晶體管的源極；Z1、Z2、Z3、Z4、Z5是第1、第2、第3、第4、第5層間絕緣層；V1是在第1層間絕緣層Z1上形成的通孔；M1是第1金屬布線層。這里，在金屬布線層M1中形成位線。在下面，將M1稱為位線。U-BIT及B-BIT分別表示1位的存儲單元區(qū)域。
往本實施例的圖1A及圈1B中所示的掩模ROM存儲單元的數(shù)據(jù)寫入，通過在制造工序中“形成”、“不形成”連接位線M1和漏極D的通孔V1進行。根據(jù)“形成”、“不形成”通孔V1，作出“連接”、“不連接”位線和各位晶體管的狀態(tài)，與各存儲數(shù)據(jù)的“0”、“1”對應(yīng)。
根據(jù)該構(gòu)成，由第1金屬布線層M1構(gòu)成位線，通過把就在其下的層間絕緣層Z1作為數(shù)據(jù)寫入用的通孔V1的形成層，可減少構(gòu)成存儲單元的層數(shù)(該層數(shù)中不包括層間絕緣層Z2至Z5)，減少存儲單元制造工序數(shù)量。因此可降低產(chǎn)生故障的概率，能提高半導體集成電路裝置的合格率。
而且，該第1實施例的掩模ROM的掩模ROM單元陣列部分的制作(設(shè)計)中，容易把在樣品等的制造時使用的掩模(確定ROM數(shù)據(jù)時的掩模)變換成在大批量產(chǎn)品制造時使用的掩模，這時的掩模運算，在V5＝V1，M5＝M1和掩模運算方面作層變換之后去掉通孔V2至V5及金屬布線層M2至M5。利用該方法，在樣品等的制造時和大批量生產(chǎn)時不作成不同的掩模配置，可用掩模運算自動作成在大批量生產(chǎn)時使用的掩模的掩模圖形。
第二實施例本實施例的半導體集成電路裝置也與已有例子一樣用圖4的框圖表示，框2至4作成具有第1至第5金屬布線層M1至M5的多層布線結(jié)構(gòu)。
本實例也與第一實施例相同，通過頻繁變更在ROM上寫入的數(shù)據(jù)的初期制造時即樣品等的制造時，制造具有在與已有例一樣的圖5A及圖5B中所示的存儲單元結(jié)構(gòu)的掩模ROM的半導體集成電路裝置，縮短制造TAT，在確定數(shù)據(jù)后的大批量產(chǎn)品制造時，通過制造備有如圖2A和圖2B所示的存儲單元結(jié)構(gòu)的掩模ROM的半導體集成電路裝置，可提高產(chǎn)品的合格率。
圖2A是本實施例的半導體集成電路裝置大批量產(chǎn)品制造時的掩模ROM的存儲單元平面圖；圖2B是圖2A的點劃線B-B的剖面圖。
在圖2A及圖2B中，SUB是形成圖4的掩模ROM1及框2至4的半導體襯底；G是作為存儲單元晶體管的N溝道晶體管的柵極；D是N溝道晶體管的漏極；S是N溝道晶體管的源極；Z1、Z2、Z3、Z4、Z5是第1、第2、第3、第4、第5層間絕緣層；V1是在第1層間絕緣層Z1上形成的通孔；M1、M2、M3、M4、M5是第1、第2、第3、第4、第5金屬布線層。這里，金屬布線層M1是位線；金屬布線層M2、M3、M4、M5是金屬布線。下面，將M1稱為位線；將M2、M3、M4、M5稱為金屬布線。U-BIT及B-BIT分別表示1位的存儲單元區(qū)域。
往本實施例的圖2A及圖2B所示的掩模ROM的存儲單元的數(shù)據(jù)寫入通過在制造工序中“形成”、“不形成”連接位線M1和漏極D的通孔V1進行。根據(jù)“形成”、“不形成”通孔V1，作出“連接”、“不連接”位線和各位的晶體管的狀態(tài)，分別與存儲數(shù)據(jù)的“0”、“1”對應(yīng)。
根據(jù)該構(gòu)成，由第1金屬布線層M1構(gòu)成位線，通過把就在其下的層間絕緣層Z1作成數(shù)據(jù)寫入用通孔V1的形成層，可減少構(gòu)成存儲單元的層數(shù)(該層數(shù)不包括層間絕緣層Z2至Z5及金屬布線層M2至M5)，能減少存儲單元制造工序數(shù)量。因此能降低產(chǎn)生故障的概率，提高半導體集成電路裝置的合格率。
再有，通過以任意圖形配置金屬布線M2至M5，會消除在圖4的掩模ROM1和框2、3鄰接部分產(chǎn)生的層間絕緣層Z1至Z5的臺階，能降低發(fā)生所述鄰接部附近布線層斷線等故障的概率，可提高半導體集成電路裝置的合格率。
第三實施例本實施例的半導體集成電路裝置也與已有例相同，如圖4所示，框2至4作成具有第1至第5的金屬布線層M1至M5的多層布線結(jié)構(gòu)。
本實施例也與第一實施例一樣，通過頻繁變更在ROM上寫入數(shù)據(jù)的初期制造時即樣品等的制造時，制造具有在與已有例一樣的圖5A及圖5B中所示的存儲單元結(jié)構(gòu)的掩模ROM的半導體集成電路裝置，縮短制造TAT，在確定數(shù)據(jù)后的大批量產(chǎn)品制造時，通過制造具有如圖3A和圖3B所示的存儲單元結(jié)構(gòu)的掩模ROM的半導體集成電路裝置，可提高產(chǎn)品的合格率。
圖3A是本實施例的半導體集成電路裝置大批量產(chǎn)品制造時的掩模ROM的存儲單元平面圖；圖3B是圖3A的點劃線C-C的剖面圖。
在圖3A及圖3B中，SUB是形成圖4的掩模ROM1及框2至4的半導體襯底；G是作為存儲單元晶體管的N溝道晶體管的柵極；D是N溝道晶體管的漏極；S是N溝道晶體管的源極；Z1、Z2、Z 3、Z4、Z5是第1、第2、第3、第4、第5層間絕緣層；V1、V3、V4、V5是在各層間絕緣層Z1、Z 3、Z4、Z5上形成的通孔；M1、M2、M3、M4、M5是第1、第2、第3、第4、第5金屬布線層。這里，金屬布線層M1是位線；金屬布線層M2、M3、M4是金屬焊盤，金屬布線層M5是金屬布線。下面，將M1稱為位線；將M2、M3、M4稱為焊盤，M5稱為布線。U-BIT及B-BIT分別表示1位的存儲單元區(qū)域。
往本實施例的圖3A及圖3B所示的掩模ROM的存儲單元的數(shù)據(jù)寫入通過在制造工序中“形成”、“不形成”連接位線M1和漏極D的通孔V1進行。根據(jù)“形成”、“不形成”通孔V1，作出“連接”、“不連接”位線和各位的晶體管的狀態(tài)，分別與存儲數(shù)據(jù)的“0”、“1”對應(yīng)。
根據(jù)該構(gòu)成，由第1金屬布線層M1構(gòu)成位線，通過把就在其下的層間絕緣層Z1作成數(shù)據(jù)寫入用通孔V1的形成層，可減少構(gòu)成存儲單元的層數(shù)(該層數(shù)不包括層間絕緣層Z2至Z5，通孔V3至V5及金屬布線層M2至M5)，能減少存儲單元制造工序數(shù)量。因此能降低產(chǎn)生故障的概率，提高半導體集成電路裝置的合格率。
而且，在該第三實施例的掩模ROM的掩模ROM單元陣列部分的制造(設(shè)計)中，容易把在樣品等的制造時使用的掩模(確定ROM數(shù)據(jù)時的掩模)變換成在大批量產(chǎn)品制造時使用的掩模，這時的掩模運算，在V5＝V1，M5-M1和掩模運算方面作層變換之后去掉通孔V2。利用該方法，在樣品等的制造時和大批量生產(chǎn)時不作成不同的掩模配置，可用掩模運算自動作成在大批量生產(chǎn)時使用的掩模的掩模圖形。
這里，在圖3A及圖3B所示的大批量產(chǎn)品制造時的構(gòu)成中，從位線M1到上層通孔V3至V5及焊盤M2、M3、M4及布線M5，對于功能來說是不需要的。
并且，大批量產(chǎn)品生產(chǎn)時的掩模對于在樣品等的制造時用的掩模(決定ROM數(shù)據(jù)時的掩模)來說，僅變更金屬布線層M1、通孔V1、V2，可比第一實施例情況下的掩模變更要小。
如上所述，根據(jù)第一、第二、第三實施例，在掩模ROM上寫入的數(shù)據(jù)頻繁被變更的樣品等的制造時，如圖5A及5B所示，把位線作為最上層的第5金屬布線層M5，通過把就在其下的層間絕緣層Z5作成數(shù)據(jù)寫入用的通孔V5的形成層，可縮短半導體集成電路裝置的制造TAT。然后，在ROM數(shù)據(jù)確定后的大批量產(chǎn)品生產(chǎn)時，把位線作為最下層的第1金屬布線層M1，通過把就在其下的層間絕緣層Z1作為數(shù)據(jù)寫入用通孔V1的形成層，減少構(gòu)成存儲單元的層數(shù)，降低存儲單元的制造工序數(shù)，可提高半導體集成電路裝置的產(chǎn)品合格率。
此外，在第一、第二、第三實施例中，在樣品等制造時的情況下，雖然在最上層的第5金屬布線層M5中形成位線，但是，不限于此，也可在比最下層的第1金屬布線層M1上層的布線層上形成位線。如第一、第二、第三實施例所示，通過把位線作成更上層的布線層，可再縮短半導體集成電路裝置的制造TAT。
而且，在第一、第二、第三實施例中，在大批量產(chǎn)品生產(chǎn)時的情況下，盡管在最下層的第1金屬布線層M1中形成位線，但是，不限于此，在樣品等的制造時，在比作為位線使用的布線層下層的布線層中只要形成位線就行，可把就在其位線下的層間絕緣層作為ROM數(shù)據(jù)寫入用的通孔的形成層。例如，當在第3金屬布線層M3中形成位線的情況下，通過形成、不形成在層間絕緣層Z3上連接位線(M3)和焊盤(M2)的通孔V3寫入數(shù)據(jù)。如第一、第二、第三實施例所示，通過把位線作成更下層的布線層，進一步減少構(gòu)成存儲單元的層數(shù)，更降低存儲單元的制造工序數(shù)，可提高半導體集成電路裝置的制造合格率。
而且，在第一、第二、第三實施例中，盡管對有關(guān)半導體集成電路裝置的金屬布線層為5層的情況作了說明，但是不僅限于5層，如果是多層的情況下同樣也適用。
權(quán)利要求
1.一種半導體集成電路裝置的制造方法，在表面上絕緣層和布線層分別交錯多層迭加的半導體襯底的一定區(qū)域上設(shè)置掩模ROM單元陣列部，所述掩模ROM單元陣列部設(shè)有在所述絕緣層和布線層下層的所述半導體襯底的一定區(qū)域上形成的多個存儲單元晶體管，和在一定的所述布線層中形成的位線，同時，對于各存儲單元晶體管，在第一數(shù)據(jù)寫入的情況下，利用就在所述位線的下面絕緣層上形成數(shù)據(jù)寫入用通孔，通過所述數(shù)據(jù)寫入用通孔作成所述位線和所述存儲單元晶體管的電連接狀態(tài)，在第二數(shù)據(jù)寫入的情況下，通過不形成所述數(shù)據(jù)寫入用通孔，使所述位線和所述存儲單元晶體管作成非電連接狀態(tài)；其特征是，在制造所述半導體集成電路裝置的樣品或試制品時，在從所述多個布線層內(nèi)的最下層的上層的第一布線層中形成所述位線，在制造所述半導體集成電路裝置大批量產(chǎn)品時，在所述多個布線層內(nèi)的所述第一布線層的下層的第二布線層中形成所述位線。
2.根據(jù)權(quán)利要求1所述的方法，其特征是，當制造所述大批量產(chǎn)品時，在所述掩模ROM單元陣列部的區(qū)域，就在所述位線上的絕緣層上不形成通孔。
3.根據(jù)權(quán)利要求1所述的方法，其特征是，當制造所述大批量產(chǎn)品時，在所述掩模ROM單元陣列部的區(qū)域，在所述位線上層的絕緣層上不形成通孔。
4.根據(jù)權(quán)利要求1所述的方法，其特征是，當制造所述大批量產(chǎn)品時，在所述掩模ROM單元陣列部的區(qū)域，不形成所述位線上層的布線層，同時，在所述位線上層的絕緣層上不形成通孔。
5.根據(jù)權(quán)利要求1所述的方法，其特征是，當制造所述大批量產(chǎn)品時，作成用于形成所述數(shù)據(jù)寫入用通孔的掩模的掩模圖形，與用于形成所述樣品或試制品的數(shù)據(jù)寫入用通孔而使用的掩模圖形實質(zhì)上是同樣的掩模圖形。
6.根據(jù)權(quán)利要求5所述的方法，其特征是，當制造所述大批量產(chǎn)品時，作成用于形成所述位線的掩模的掩模圖形，與用于形成所述樣品或試制品的位線而使用的掩模圖形實質(zhì)上是同樣的掩模圖形。
全文摘要
本發(fā)明目的在于謀求安置在多層布線結(jié)構(gòu)的半導體集成電路裝置上的掩模ROM的存儲數(shù)據(jù)變更時的制造TAT的縮短，同時，提高制造合格率。例如，當制造設(shè)有5層布線層的半導體集成電路裝置的情況下，在頻繁變更在掩模ROM上寫入數(shù)據(jù)的樣品或試制品的制造時，把位線作成最上層的第5金屬布線層，通過把就在其下的層間絕緣層作為數(shù)據(jù)寫入用通孔的形成層，縮短制造TAT。然后，在ROM數(shù)據(jù)確定之后的制品大批量產(chǎn)品制造時，在最下層的第1金屬布線層形成位線，通過把就在其下的層間絕緣層作為數(shù)據(jù)寫入用通孔的形成層，降低構(gòu)成存儲單元的層數(shù)，減少存儲單元的制造工序數(shù)數(shù)，這樣可提高制品的合格率。
文檔編號H01L27/112GK1461052SQ0313687
公開日2003年12月10日 申請日期2003年5月22日 優(yōu)先權(quán)日2002年5月22日
發(fā)明者林光昭, 仲矢修治 申請人:松下電器產(chǎn)業(yè)株式會社