專利名稱：在銅晶種沉積后的植入方法
技術領域：
本發(fā)明一般是有關在一種集成電路與制造集成電路的方法，特別是，本發(fā)明是有關于一種在銅晶種沉積后的植入方法。
背景技術：
半導體裝置或集成電路可包含數百萬例如晶體管的組件。超大型尺寸積體(ULSI)電路可包括有互補式金屬氧化物半導體(CMOS，complementary metal oxide semiconductor)場效晶體管(FET)。盡管現有系統(tǒng)與工藝有能力在集成電路上制造數百萬的集成電路裝置，惟其仍然需要減少集成電路裝置的特征尺寸，進而藉此增加在集成電路上的裝置數量。然而，其仍有許多因素使得持續(xù)微小化集成電路遭逄困難。例如，當通孔(via)尺寸(或者是用以電性連接分離導電層的集成電路層間的信道)減小，然而電阻增加。
現有集成電路是利用通孔來連接結構(例如閘極、汲極區(qū)、源極區(qū))以及導電線路。通孔一般為延伸通過絕緣層的金屬栓塞(metal plug)。阻障層是用以保護該通孔避免金屬擴散及電子遷移(electromigration，EM)干擾。該阻障層可有效提供關于通孔金屬的阻抗。由于導體電子與擴散金屬原子之間的動量交換，因而電子遷移是為主要運輸方式。電子遷移產生對位于集成電路中金屬導體的逐漸傷害。一般而言，其特性是在金屬位于非常高的電流密度以及在100℃的溫度或更高的情況下。
當該通孔尺寸透過減少該阻障材料的厚度而減小時，集成電路制造已試圖減少通孔阻抗。根據一現有工藝，電漿氣相沉積(PVD)，由于采用非順應(non-conformal)沉積，集成電路業(yè)者可沈積非常薄的阻障材料在該通孔的底部。該阻障材料的厚度是藉由化學氣相沉積(CVD)或原子層沉積(ALD)工藝而減小。該些先進的沉積工藝形成高順應阻障金屬薄層。然而，減低該阻障材料的厚度將導致銅(Cu)擴散變得更加可滲透該阻障，如此反而不利地影響對于電子遷移的阻抗。
第1圖是顯示集成電路的部分100的剖面示意圖，該集成電路包括有銅層110、銅通孔120、銅層130、介電層150以及介電層160。通孔120及銅層130是為阻障層140所分隔。
該部分100也包括有藉由蝕刻擋止層144而與銅層130分隔的介電層142。介電層142可為氧化物且蝕刻擋止層144可為氮化硅(SiN)。蝕刻擋止層144預止自銅層130的銅擴散至介電層142。介電層150可藉由阻障層152而與銅層130分隔。同樣地，介電層160可藉由阻障層162而與銅層110分隔。阻障層152及162可為氮化鉭(TaN)。蝕刻擋止層172，174，176及178也可提供不同部分或不同層的分隔。蝕刻擋止層172，174，176及178可為氮化硅(SiN)。
根據現有工藝，阻障層140可具有橫截面厚度在7nm至25nm之間。阻障層140限制由層間銅離子擴散到通孔120且形成通孔至介電層142?，F有阻障層可包括氮化鉭(TaN)。
第1圖顯示依據雙鑲嵌(dual damascene)工藝所形成的部分，其中銅層110及銅通孔120是由一步驟或工藝而沉積，且未為阻障材料所分隔。
如先前所討論，現有系統(tǒng)具有企圖來降低阻障層140的厚度，藉以減少關于通孔120的阻抗。然而，此厚度的降低可能導致電子遷移失敗。第2圖顯示參閱第1圖所描述的部分100，更進一步具有電子遷移失敗(electromigration failure)或在銅層130中的空隙(void)45。第2圖顯示依據雙鑲嵌工藝(如參閱第1圖所描述)所形成的部分，其中銅層110及銅通孔120是形成在一步驟或工藝。
第3圖顯示由于自銅層110大量擴散所造成具有電子遷移失敗或在通孔120中形成有空隙155的部分100。第3圖顯示依據雙鑲嵌工藝(如參閱第1圖所描述)所形成的部分，其中銅層110及銅通孔120是形成于一步驟或工藝。
電子遷移失敗已由Stanley Wolf Ph.D.在「用于超大尺寸集成電路部分的硅工藝(Silicon Processing for the VLSI Era)」，Lattice Press，SunsetBeach，California，第二卷，第264-65頁(1990年)所討論。Wolf博士解釋導體離子運動的正向分歧(positive divergence)導致空間的累積，而形成在金屬中的空隙。該空隙可最終成長至一尺寸而導致該導線的斷路(open-circuit)失敗。
因此，需要可對應銅擴散提供有效阻抗的阻障。進一步需要在銅晶種沉積后植入阻障材料的方法。更進一步需要藉由提供近似晶種層的界面層(interfacial layer)而加強阻障特性的方法。進一步，需要植入組件至晶種層中。

發(fā)明內容
一典型實施例是有關于制造集成電路的方法。該方法是包括沿通孔孔洞的側壁及底部形成阻障層；形成相近且順應(conformal)于該阻障層的晶種層；以及形成相近且順應于該阻障層與該晶種層的植入層。該通孔孔洞是用以容納通孔材料以電性導接第一導電層與第二導電層。
另一典型實施例是有關于在集成電路制造過程中，在銅晶種沉積后的植入方法。該方法可包括在集成電路基材上提供第一導電層；提供順應層(conformal layer)部分于位于該第一導電層上的通孔孔洞的底部及側邊，以形成分隔該通孔孔洞與該第一導電層的阻障；植入組件至該順應層部分，以在該順應層部分中形成植入層；以通孔材料填充該通孔孔洞；以及在該通孔材料上提供第二導電層，藉以使該通孔材料電性連接該第一導電層與第二導電層。
另一典型實施例是有關于在集成電路中形成通孔的方法。該方法可包括沉積第一導電層；在該第一導電層上沉積蝕刻擋止層；在該蝕刻擋止層上沉積絕緣層；在該絕緣層及該蝕刻擋止層中形成孔洞；在該孔洞底部及側邊提供阻障材料以形成阻障層；在該阻障層上提供晶種層；提供植入物至該阻障層及晶種層以形成植入層；以通孔材料填充該孔洞；以及在該通孔上提供第二導電層，如此使該通孔電性連接該第一導電層與第二導電層。
依據檢閱以下圖式、詳細說明以及所附申請專利范圍，對于熟習此項技術者而言，本發(fā)明其它主要的特征及優(yōu)點將變得明顯。


典型實施例將參閱以下附圖而加以描述，其中相同數目標示同樣組件。
第1圖是為依據現有技術所制造的集成電路的雙鑲嵌部分的剖面示意圖；第2圖是為如第1圖所述的集成電路的雙鑲嵌部分顯示電子遷移失敗的剖面示意圖；第3圖是為如第1圖所述的集成電路的雙鑲嵌部分顯示電子遷移失敗的剖面示意圖；第4圖是為依據典型實施例的集成電路部分顯示晶種/阻障界面層的剖面示意圖；第5圖是為依據另一典型實施例的集成電路部分顯示阻障/介電界面層的剖面透視圖；第6圖是為依據另一典型實施例的集成電路部分顯示晶種植入層的剖面透視圖；以及第7圖是為依據另一典型實施例的集成電路部分顯示植入步驟的剖面透視圖。
具體實施例方式
參閱第4圖所示，集成電路的部分400包括有基材層410、阻障層420、晶種/阻障界面層(seed/barrier interfacial layer)430、以及晶種層440?；?10可為介電層或不同層的任意變化而不發(fā)生擴散(diffusion)或遷移(migration)現象。
阻障層420是用以提供預防材料擴散至基材層410。阻障層420可為鉭(Ta)、氮化鉭(TaN)、氮硅化鉭(TaSiN)或任何其它阻障材料的變化。在一例子中，阻障層420可具有一橫截面厚度為30-70埃(Angstrom)。晶種層440可包括銅(Cu)或銅合金且可具有橫截面厚度為100-300埃。
在第一典型實施例中，晶種/阻障界面層430可包括不同組件，該組件是經植入而形成具有均勻分布組件的混合區(qū)。例如該晶種/阻障界面層430可包括第六周期金屬組件(鉭、鎢、錸、鋨、銥、鉑)、第五周期金屬組件(鈮、鉬、釕、銠、鈀)、及/或第四周期金屬組件(釩、鉻、鐵、鈷、鎳)。該些元素具有形成具最高熔點及最高密度的金屬材料特性。在一例子中，晶種/阻障界面層430可具有橫截面厚度為10-30埃。在一較佳實例中，該晶種/阻障界面層430包括錸(Re)或鉻(Cr)。
形成晶種/阻障界面層430的植入可使用超低能離子植入(ultra lowenergy ion implantation，ULEII)。使用超低能離子植入(ULEII)允許許多組件植入至晶種層440而無需制造銅合金目標(copper alloy target)，如同使用于電漿氣相沉積(plasma vapor deposition)工具中。超低能離子植入也允許控制植入濃度及深度。有利地是，組件的均勻分布于晶種/阻障界面層430可改善電子遷移(EM)信賴性以及晶種層440與阻障層420之間的附著。
參閱第5圖所示，集成電路的部分500包括有介電層510、阻障/介電界面層(barrier/dielectric interfacial layer)520、阻障層530以及晶種層540。
介電層510可為任意包括內階介電(interlevel dielectric，ILD)的介電材料的變化。介電層510可為一層供形成通孔孔洞所通過，以形成如第7圖所述的通孔。
在第二典型實施例中，阻障/介電界面層520可包括不同組件用以植入而形成具有均勻組件分布的混合區(qū)。阻障/介電界面層520可包括碳(C)、硼(B)、磷(P)、硅(Si)、氮(N)、鋁(Al)、砷(As)、鎵(Ga)或鍺(Ge)元素。在一例子中，阻障/介電界面層520可具有橫截面厚度在10-30埃。在一較佳實例中，該阻障/介電界面層520包括磷(P)或鋁(Al)。
有利地是，組件的均勻分布于阻障/介電界面層520可改善阻障層530與介電層510之間的附著。如同晶種/阻障界面層430，阻障/介電界面層520可在超低能離子植入(ULEII)工藝中形成，藉此將允許植入許多組件而無需阻障合金目標(barrer alloy target)，例如在電漿氣相沉積(PVD)工具中所使用的目標。
參閱第6圖所示，集成電路的部分600包括有介電層610、阻障層620以及晶種植入層630。介電層610可包括任意介電材料的變化。介電層610可為一層如第7圖所述的供通孔電性連接層間而通過。
阻障層620可為鉭(Ta)、氮化鉭(TaN)、氮硅化鉭(TaSiN)或任意其它阻障材料。阻障層620可具有一橫截面厚度為30-70埃。阻障層620可藉由原子層沉積(ALD)及/或化學氣相沉積(CVD)所沉積。
在第三典型實施例中，植入組件至晶種植入層630可更改在晶種植入層630中的銅合金，而形成變更合金層以及改善電子遷移信賴性。在晶種植入層630所植入的組件可包括鋅(Zn)、錫(Sn)、鉻(Cr)、鈣(Ca)、銀(Ag)或銦(In)。植入可包含使用超低能離子植入(ULEII)工藝。另外，也可選擇藉由電漿氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD)沉積晶種植入層630。在一例子中，晶種植入層630的厚度在10-30埃。在一典型實施例中，熱處理是用以促進植入物內部混合于晶種植入層630中的銅合金。在一較佳實例中，該晶種植入層包括鋅或鈣。選擇組件可形成銅鋅(CuZn)及銅鈣(CuCa)層，以提供具有降低電阻的晶種植入層。該銅鋅(CuZn)及銅鈣(CuCa)晶種層也形成具有增加電子遷移阻抗的內聯(lián)機(interconnect)。
有益地是，參閱第4-6圖所描述的典型實施例是可形成電子遷移(EM)阻抗層或區(qū)域，藉以改善信賴性。該電子遷移(EM)阻抗層或區(qū)域包括作為層間部分的植入層。例如，參閱第4圖所描述的晶種/阻障界面層430是為位于阻障層420及晶種層440之間的植入層。在另一例子中，參閱第4圖所描述的阻障/介電界面層520是為位于介電層510及阻障層530之間的植入層。在又另一例子中，參閱第6圖所描述的晶種植入層630是為相近阻障層620的植入層。
包括晶種/阻障界面層430、阻障/介電界面層520以及晶種植入層630與參閱第4-6圖所描述的該多數的層可包括在作為通孔(via)所用的溝槽中的順應層(conformal layer)區(qū)域中。該通孔可用以電性連接兩層結構，例如藉由介電層分隔及通孔連接的二導電層結構。
參閱第7圖所示，是為集成電路的部分700所呈現的剖面示意圖，該部分700包括有孔洞705、介電層715、蝕刻擋止層725、銅層735、阻障層745以及晶種層755。阻障層745及晶種層755形成順應層(conformal layer)區(qū)域，其可包括例如于第4-6圖中所描述的晶種/阻障界面層430、阻障/介電界面層520或晶種植入層630的植入層。
部分700較佳是為具有百萬或更多晶體管的超大尺寸積體(ULSI)電路的部分。部分700的制造是作為例如硅晶圓的半導體晶圓上的集成電路部分。
孔洞705的形成是預備為藉由蝕刻介電層715及蝕刻擋止層725的部分而形成通孔(via)?？锥?05可具有橫截面寬度在50-200nm?？锥?05也可具有二區(qū)段，其中之一較另一者具有較小的寬度。例如，孔洞705的上區(qū)段可具有橫截面寬度在100-150nm，以及孔洞705的下區(qū)段可具有橫截面寬度在70-100nm。
在一典型實施例中，介電層715為氧化物材料且蝕刻擋止層725為氮化硅(SiN)或其它適合材料。蝕刻擋止層725預防銅自銅層735擴散至介電層715。
銅層735可為設置在相近通孔區(qū)域720的銅層。銅層735可為包括銅的合金。在另一實施例中，銅層730為多層的疊層。
阻障層745可為鉭(Ta)、氮化鈦(TiN)、氮硅化鈦(TiSiN)、氮化鎢(WNx)或其它合適材料。在一典型實施例中，阻障層745具有橫截面厚度在30-70埃。阻障層745可藉由原子層沉積(ALD)及/或化學氣相沉積(CVD)沉積。該阻障層745的阻障性質可藉由添加例如硼(B)、磷(P)、硅(Si)或鍺(Ge)的植入物而加強。
晶種層755可為銅合金，例如包括有碳(C)、硫(S)、氯(Cl)及或摻雜任何其它適合材料的合金。晶種層755的沉積可藉由先進的電漿氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD)形成。在一典型實施例中，晶種層755具有橫截面厚度在100-300埃。
晶種層755可包括如第6圖所述的晶種植入物?；蛘?，晶種層755可藉由如第4圖所述的晶種/阻障界面層而與阻障層745分隔。再者，在又另一實施例中，阻障層745可藉由如第5圖所述的阻障/介電界面層而與銅層735或介電層715分隔。
在一制作部分700的典型方法中，在銅層735沉積后，蝕刻擋止層725是沉積在銅層735上，且介電層715是沉積在蝕刻擋止層725上。接著阻層沉積于介電層715。該阻層是用以圖案化及蝕刻介電層715及蝕刻擋止層725以形成孔洞705。在沈積通孔材料于孔洞705以及沉積導電層以透過通孔電性連接至銅層735前移除該阻層。
在孔洞705內沈積通孔材料前，是沿孔洞705壁面形成阻障層745及晶種層755。阻障層745的形成可藉由原子層沉積(ALD)及/或化學氣相沉積(CVD)。晶種層755的形成可藉由先進的電漿氣相沉積(PVD)、化學氣相沉積(CVD)或原子層沉積(ALD)。
在一典型實施例中，在形成阻障層745及晶種層755后，可藉由角度植入(angle implaant)或與無角度植入一起的角度植入而進行植入795。植入795的角度可為35及/或65度。該角度植入可為35至90度。在一典型實施例中，植入795是為一劑量例如在E16cm2-E15cm2范圍內形成摻雜單層(doped monolayer)，且在0.25KeV-5.0KeV能量中植入。植入795可形成界面或植入層例如在第4-6圖中所描述的該植入層。
達到在特定角度下植入795的植入技術是藉由旋轉包括部分700的集成電路晶圓。如此，植入裝置可導入于一方向，且由于該集成電路晶圓的旋轉，植入795可沿通孔區(qū)域720的孔洞周緣側壁來提供。在另一實施例中，該晶圓是可用于控制植入795的分布。
有益地是，該植入795的添加提供包括如第6圖所述的晶種植入物的晶種層的產生。在另一實施例中，植入795提供如第4圖所述的晶種/阻障界面層的產生，藉以分隔晶種層755及阻障層745。在又另一實施例中，植入795提供如第5圖所述的阻障/介電界面層的產生，藉以分隔阻障層745及銅層735或介電層715。
在銅晶種沉積后，例如硼(B)、磷(P)或鍺(Ge)的植入組件提供具有均勻組件分布的混合層的產生。例如，組件可利用1-2KeV能量以及5-7 E15cm2劑量植入。該包括有植入組件的混合層可改善層間附著效果，以及進一步的電子遷移信賴性。其也可形成阻障層的非晶(amorphous)部分而無需大量的晶粒邊界(grain boundary)。
在圖式中及先前所描述的典型實施例是為較佳態(tài)樣，其應可了解到該些實施例僅是用以例示說明。其它實施例是可包括，例如不同植入種類方法。本發(fā)明并非用以局限在特定的實施例，但可延伸至不同變更、組合及交換而仍在所附的權利要求書的范疇及精神內。
權利要求
1.一種制造集成電路的方法，該方法是包含沿通孔孔洞(705)的側壁及底部形成阻障層(530)，該通孔孔洞(705)是用以容納通孔材料，所述通孔材料電性連接第一導電層與第二導電層；形成相近且順應在該阻障層的晶種層(540)；以及形成相近且順應于該阻障層的植入層(530)。
2.如權利要求1所述的方法，其中，該植入層(530)是為設置在該晶種層(755)與該阻障層(530)之間的晶種/阻障界面層。
3.如權利要求1所述的方法，其中，該植入層(520)是為設置在該阻障層(530)與位于該阻障層(530)下方的介電層之間的阻障/介電界面層。
4.如權利要求3所述的方法，其中，該植入層(520)是位在該晶種層(540)上方、該晶種層中間、或該晶種層(540)下方。
5.如權利要求1所述的方法，其中，該植入層(520)具有橫截面厚度在10-30埃。
6.如權利要求1所述的方法，其中，該植入層(520)是藉由角度植入方式形成，藉以達到組件的均勻分布。
7.一種在集成電路工藝中在銅晶種沉積后的植入方法，該方法是包含在集成電路基材上提供第一導電層(735)；在位于該第一導電層(735)上的通孔孔洞(705)的底部及側邊提供順應層部分(745)，以形成分隔該通孔孔洞(705)與該第一導電層(735)的阻障(745)；植入組件至該順應層部分(745)，以在該順應層部分(745)中形成植入層(520)；以通孔材料填充該通孔孔洞(705)；以及在該通孔材料上提供第二導電層，藉以使該通孔材料電性連接該第一導電層(735)與該第二導電層。
8.如權利要求7所述的方法，其中，將組件植入至該順應層部分(745)以在該順應層部分(745)中形成植入層(520)包括在該順應層部分(745)中的晶種(440)層與阻障層(420)之間形成晶種/阻障界面層(430)。
9.如權利要求7所述的方法，其中，將組件植入至該順應層部分(745)以在該順應層部分中形成植入層包括在該順應層部分(745)中的阻障層(520)與位于該順應層部分(745)下方的介電層(510)之間形成阻障/介電界面層(520)。
10.如權利要求7所述的方法，其中，將組件植入至該順應層部分(745)以在該順應層部分(745)中形成植入層(520)是包括在該順應層部分(745)中的晶種層(540)中形成植入層(520)。
全文摘要
一種制造集成電路的方法，該方法是可包括沿通孔孔洞的側壁及底部形成阻障層；形成相近且順應(conformal)于該阻障層的晶種層；以及形成相近且順應于該阻障層與該晶種層的植入層。該通孔孔洞是用以容納通孔材料以電性導接第一導電層與第二導電層。
文檔編號H01L21/768GK1592964SQ02823441
公開日2005年3月9日 申請日期2002年10月11日 優(yōu)先權日2001年11月26日
發(fā)明者S·洛帕京, P·R·貝瑟, M·S·比伊諾斯基 申請人:先進微裝置公司