專利名稱：倒裝芯片的高性能硅接觸的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路的互連線，特別涉及穿過(guò)晶片的集成電路互連線。
相關(guān)技術(shù)的討論半導(dǎo)體器件一般是制造在一塊晶片上，隨后進(jìn)行測(cè)試并分開(kāi)成為分立的管芯或芯片。然后將分立的管芯進(jìn)行封裝。接著一般是在一塊印刷電路板(PCB)上將封裝的芯片裝配在一起，并使其電互連以形成所要求的功能。分開(kāi)制成的芯片的電互連通常是出現(xiàn)在分立芯片的外部。盡管PCB技術(shù)有利于使分開(kāi)制成和裝配的芯片組合在一起，可是這樣作也帶來(lái)了某些不易克服的問(wèn)題。例如，與裝在其上的芯片電路相比，PCB耗費(fèi)了大量的實(shí)體空間。這樣的PCB就提出了縮小實(shí)體空間的要求。此外，確保PCB上所裝芯片之間電互連的牢固性也是一項(xiàng)挑戰(zhàn)。而且，在某些應(yīng)用當(dāng)中，由于牽涉到信號(hào)損失或耗散和受到其它集成電路器件的干擾需要縮短器件之間電互連的實(shí)體長(zhǎng)度。
半導(dǎo)體工業(yè)中的一項(xiàng)不斷的挑戰(zhàn)就是要謀求有一種新的、創(chuàng)造性的、而且是有效的方法，使與制造在相同或不同管芯上的電路器件及其之間形成電互連。與此相關(guān)的是，提出了不斷的挑戰(zhàn)以謀求和/或改進(jìn)用于封裝集成電路器件的封裝技術(shù)，特別是在器件尺寸不斷縮小的情況下尤為如此。
發(fā)明概要本發(fā)明提供了更可靠而且更加適應(yīng)縮小的電路尺寸的同軸互連線以及一種形成這種同軸互連線的方法。
提供一塊包括前后表面的半導(dǎo)體基片，并且穿透基片在前后表面之間伸展一個(gè)小孔。小孔部分地是由其內(nèi)壁部分界定的。在貼近至少是一些內(nèi)壁部分處形成導(dǎo)電材料。此導(dǎo)電材料提供了一外部同軸線部件。隨后，在小孔內(nèi)，在導(dǎo)電材料上面徑向朝內(nèi)形成一層電介質(zhì)材料。接著在小孔內(nèi)的電介質(zhì)材料層上面徑向朝內(nèi)形成第二導(dǎo)電材料。后一導(dǎo)電材料構(gòu)成內(nèi)部導(dǎo)電同軸線部件。
在一項(xiàng)優(yōu)選方案中，通過(guò)在小孔內(nèi)形成第一導(dǎo)電材料形成內(nèi)部導(dǎo)電同軸線部件。在至少是以第二材料作為籽晶層的情況下，在第一材料上面形成第二材料。隨后，在籽晶層上電鍍一層含金屬層。
可以將基片用作芯片的載體，或是基片可以有制造在它上面的電路部件以及它本身就可以形成為一塊集成電路芯片。
附圖簡(jiǎn)要說(shuō)明從如下結(jié)合附圖所提供的詳細(xì)說(shuō)明中將會(huì)對(duì)本發(fā)明的上述優(yōu)點(diǎn)與特征了解得更加清楚。


圖1為本發(fā)明在一次工藝步驟時(shí)一塊半導(dǎo)體晶片的片斷剖視圖；圖2為圖1所示隨后的工藝步驟時(shí)半導(dǎo)體晶片的片斷剖視圖；圖3為圖1所示隨后的工藝步驟時(shí)半導(dǎo)體晶片的片斷剖視圖；圖4為圖3所示隨后的工藝步驟時(shí)半導(dǎo)體晶片的片斷剖視圖；圖5為圖4所示隨后的工藝步驟時(shí)半導(dǎo)體晶片的片斷剖視圖；圖6為圖5所示隨后的替換工藝步驟時(shí)半導(dǎo)體晶片的片斷剖視圖；圖7為圖6所示隨后的工藝步驟時(shí)半導(dǎo)體晶片的片斷剖視圖；圖8為圖7所示隨后的工藝步驟時(shí)半導(dǎo)體晶片的片斷剖視圖；圖9為包含制造在晶片上的電路器件的圖8半導(dǎo)體晶片的片斷剖視圖；圖10為包含安裝在晶片上的集成電路芯片的圖8半導(dǎo)體晶片的片斷剖視圖；以及圖11為在采用本發(fā)明一項(xiàng)典型實(shí)施方案的穿孔、同軸互連基于處理器的系統(tǒng)。
本發(fā)明的詳細(xì)說(shuō)明下面將結(jié)合附圖對(duì)本發(fā)明的典型實(shí)施方案進(jìn)行說(shuō)明。在不偏離本發(fā)明的精神或范圍的情況下，可以用于其它的實(shí)施方案和對(duì)它進(jìn)行結(jié)構(gòu)或邏輯的修改。盡管下面描述了形成各種材料層的典型工藝條件，這些只屬于代表性的并不意味著視為對(duì)本發(fā)明的限制。全部附圖用相同的標(biāo)號(hào)標(biāo)注相同的項(xiàng)目。
以下說(shuō)明中所用“基片”一詞可以包含任何具有一露出的半導(dǎo)體表面的基于半導(dǎo)體的結(jié)構(gòu)。基于半導(dǎo)體的結(jié)構(gòu)必須理解成包括硅、電介質(zhì)體上的硅(SOI)、藍(lán)寶石上的硅(SOS)、摻雜和未摻雜的半導(dǎo)體、由基體半導(dǎo)體結(jié)構(gòu)底座支撐的硅外延層以及其它的半導(dǎo)體結(jié)構(gòu)?；诎雽?dǎo)體的結(jié)構(gòu)不一定就是基于硅的結(jié)構(gòu)。半導(dǎo)體可以是硅-鍺、鍺或砷化鎵。當(dāng)在以下說(shuō)明中提到基片時(shí)，可以是已在基體半導(dǎo)體或底座之內(nèi)或上面利用先前的工藝步驟形成了區(qū)域或結(jié)。
參閱圖1，一塊半導(dǎo)體晶片的片斷概括地以10表示并包含一個(gè)半導(dǎo)體基片12?；?2包括第一或前表面14和第二或后表面16。一方面，基片12是具有第一和第二外向表面14、16的半導(dǎo)體結(jié)構(gòu)，兩個(gè)外向表面中至少有一個(gè)是能夠支撐所制造的集成電路的?；?2可以是由一塊單晶硅晶片制成的。
參閱圖2，在基片12內(nèi)在前后表面14、16之間形成多個(gè)小孔或通道18、20和22。每個(gè)小孔或通道至少是部分地由相應(yīng)的內(nèi)壁部分19、21和23界定的。所圖示的內(nèi)壁部分構(gòu)成小孔的內(nèi)表面，它們與第一和第二表面14、16連接。小孔18、20和22可以是用參照?qǐng)D3和圖4的下述任一合適的工藝技術(shù)形成的。
參閱圖3，所示基片12在圖2的結(jié)構(gòu)之前在圖1的結(jié)構(gòu)上所應(yīng)用的一工藝步驟。將一層諸如光刻膠的掩模材料24形成在前表面14上面并進(jìn)行合適的圖形加工，以界定多個(gè)窗孔26、28和30。窗孔26、28和30是形成在要在其中形成小孔18、20和22(圖2)的基片區(qū)上面。可以進(jìn)行一次堿性刻蝕，有效地形成預(yù)定刻蝕坑32、34和36的圖形。接著，去除掩模材料層24。
參閱圖4，接著用高密度低壓(HDLP)的反應(yīng)離子刻蝕(RIE)用SF6/C4F8以約2.2μm/min的速率進(jìn)行一次穿透晶片的硅管溝刻蝕以形成小孔18、20和22。在此次刻蝕中可以用一層光刻膠作為掩模。采用連續(xù)的刻蝕/鈍化循環(huán)以實(shí)現(xiàn)各向異性、深寬比高的管溝。在一項(xiàng)實(shí)施方案中，示例性深寬比可以大于100左右。更好的深寬比可以大于200左右。
參閱圖5，在小孔或通道18、20和22的內(nèi)部以及在相應(yīng)內(nèi)壁部分19、21和23的上面形成導(dǎo)電的外殼層50。外殼層50最好是在基片上、在小孔內(nèi)及其相應(yīng)孔壁部分19、20和23上面淀積一層含金屬材料層54形成的?？梢圆捎萌魏芜m合于設(shè)置這種含金屬層的方法。一項(xiàng)示例性方法包括自限制工藝的低壓化學(xué)汽相淀積(LPCVD)鎢，它通過(guò)硅還原設(shè)置一層鎢膜。于是小孔18、20和22內(nèi)的硅材料被反應(yīng)氣體WF6中的鎢原子取代，伴隨著的是反應(yīng)生成物SiF4被抽出或另外的從淀積室中排除。隨后，這可隨之以WF6的硅烷或聚合硅烷的還原，直至達(dá)到所需的導(dǎo)體厚度為止。在一項(xiàng)優(yōu)選實(shí)施方案中薄層54的厚度為0.3μm左右至0.5μm左右。與上述情況相對(duì)應(yīng)的淀積速度取決于溫度和反應(yīng)氣體流速。在300℃左右溫度下以及在冷壁的CVD反應(yīng)器中以4sccm的WF6流速，示例性淀積速度為每分鐘1微米。
參閱圖6，在薄層54上面和小孔18、20和22內(nèi)形成一層電介質(zhì)材料層56。部分電介質(zhì)層56被用來(lái)徑向朝內(nèi)形成內(nèi)壁部分19、21和23以及導(dǎo)電外殼層50。一種示例性電介質(zhì)材料是SiO2。替代地，電介質(zhì)層56可以包含一層諸如Si3N4的含氮化物層，它被安排在貼近相應(yīng)內(nèi)壁部分19、21和23。在含氮化物層上面形成一層含氧化物層以便在小孔內(nèi)設(shè)置一層SiON電介質(zhì)層。在一項(xiàng)優(yōu)選方案中，氮化物層是經(jīng)化學(xué)氣相淀積形成的，而氧化物層則是通過(guò)將基片曝露在氧化條件下產(chǎn)生的。具體地說(shuō)，在優(yōu)選方案中，電介質(zhì)層56組成一層再氧化的LPCVD氮化物膜，它形成所舉并優(yōu)選的SiON電介質(zhì)層。一項(xiàng)示例性工藝方案包括有在950℃下在氨氣氛中進(jìn)行原位氮化。在700℃下用二氯甲硅烷和氨氣進(jìn)行氮化物的低壓化學(xué)汽相淀積直至填充小孔直徑約三分之二時(shí)為止。隨后在900℃至950℃之間的溫度下進(jìn)行氮化物的再氧化。
參閱圖7，在電介質(zhì)層56上面以及各自對(duì)應(yīng)的小孔18、20和22內(nèi)形成第一層導(dǎo)電材料58。按照一項(xiàng)優(yōu)選方式，這樣一層第一導(dǎo)電材料是經(jīng)過(guò)合適的化學(xué)汽相淀積技術(shù)產(chǎn)生的多晶硅構(gòu)成。于是，這樣一層第一導(dǎo)電材料是在小孔18、20和22內(nèi)徑向朝內(nèi)形成在電介質(zhì)材料層56上面。第二層導(dǎo)電材料60則是形成在基片12和第一材料58的上面。按照一種方式，第二導(dǎo)電材料60包括不同于第一導(dǎo)電材料58的一種金屬材料。按照一項(xiàng)優(yōu)選方式，第二導(dǎo)電材料60構(gòu)成一層銅的籽晶層，它形成在第一導(dǎo)電材料58上面。這樣的材料或薄膜可以經(jīng)過(guò)合適的濺射或蒸發(fā)技術(shù)進(jìn)行淀積?？梢岳脵C(jī)械掩模確定更為特定的區(qū)域，在其上面淀積優(yōu)選的銅籽晶層。第二材料60最好是在前后表面14、16上面淀積達(dá)到約20至約40nm的厚度。接著，一層金屬層，最好是銅層電鍍?cè)谧丫?0上形成完全填充小孔18、20和22內(nèi)的薄層62。最好是使薄層62形成達(dá)2-3μm左右的厚度。
參閱圖8，將薄層54、55、58、60和62相對(duì)于基片12進(jìn)行平整，并隔離在各自的小孔18、20和22內(nèi)。這一步驟可以通過(guò)任意合適的工藝技術(shù)完成。示例性技術(shù)有如通過(guò)化學(xué)機(jī)械拋光研磨基片。
此后，對(duì)諸如同軸集成電路互連線的集成電路連線的形成方法進(jìn)行描述。提供一塊半導(dǎo)體基片，它包括前后表面，并在前后表面之間伸展穿過(guò)基片形成小孔。小孔部分地是由內(nèi)壁部分界定的。在貼近至少是一些內(nèi)壁部分處形成導(dǎo)電材料，以形成一層外部導(dǎo)電層。隨后，在小孔內(nèi)、在導(dǎo)電材料上面徑向朝內(nèi)形成一層電介質(zhì)材料。然后在小孔內(nèi)在電介質(zhì)材料層上面徑向朝內(nèi)形成一層第二導(dǎo)電材料。后一導(dǎo)電材料構(gòu)成一條內(nèi)部導(dǎo)電同軸線部件。在一項(xiàng)優(yōu)選方案中，內(nèi)部導(dǎo)電同軸線部件是通過(guò)在小孔內(nèi)形成一層第一導(dǎo)電材料形成的。在至少以第二材料作籽晶層的情況下，在第一導(dǎo)電材料上面形成一層第二導(dǎo)電材料。隨后，在籽晶層上電鍍一層含金屬層。
參閱圖9和10，基片12還可以支撐制成的電路器件64和多層連線圖形，并可以用單個(gè)集成封裝中的密封劑68密封。在這樣的方案中設(shè)置了多個(gè)外部引線端70，用于使內(nèi)部封裝的導(dǎo)線與外部的電路連接。此外，基片12可以是一個(gè)載體，用它安裝、支撐以及互連安裝在表面14、16的一面或兩面上的其它集成電路芯片66。
圖11繪示一個(gè)處理器系統(tǒng)102，它包括中央處理器(CPU)112，RAM和ROM存儲(chǔ)器件108、110，輸入/輸出(I/O)裝置104、106，軟盤(pán)驅(qū)動(dòng)器114和CD ROM驅(qū)動(dòng)器116。所有上述部件在一條或多條總線系統(tǒng)118上互相連通。一個(gè)或多個(gè)中央處理器(CPU)112、RAM和ROM存儲(chǔ)器件108、110制造在基片12上或是作為IC芯片如圖9和10中繪示的按照本發(fā)明的穿孔、同軸互連安裝在基片12載體上。此外，RAM 108可以由一個(gè)或多個(gè)存儲(chǔ)器模塊組成，它們各含具有按本發(fā)明制成的同軸互連的一個(gè)或多個(gè)存儲(chǔ)電路。
盡管已經(jīng)結(jié)合典型實(shí)施方案對(duì)本發(fā)明作了以上說(shuō)明，但在不偏離本發(fā)明的精神與范圍的情況下顯然仍能作出許多修改與取代。因此，本發(fā)明并不認(rèn)為受到前述說(shuō)明的限制，而僅僅是受所附權(quán)利要求范圍的限制。
權(quán)利要求
1.一種形成同軸集成電路互連線的方法，包括提供一具有前、后表面的基片；形成以側(cè)壁由所述前表面到所述后表面穿過(guò)所述基片伸展的小孔；在所述側(cè)壁上形成外部導(dǎo)電同軸殼層；在所述外部導(dǎo)電同軸殼層上面徑向朝內(nèi)形成同軸電介質(zhì)層；以及在所述同軸電介質(zhì)層上面徑向朝內(nèi)形成內(nèi)部同軸線。
2.權(quán)利要求1的方法，其中所述形成內(nèi)部同軸線的操作還包括以下操作形成內(nèi)部導(dǎo)電層；在所述內(nèi)部導(dǎo)電層上面形成籽晶層；以及在所述籽晶層上電鍍金屬。
3.權(quán)利要求1的方法，其中所述導(dǎo)電殼層是鎢殼層。
4.權(quán)利要求3的方法，其中所述導(dǎo)電殼層是通過(guò)低壓化學(xué)汽相淀積形成的。
5.權(quán)利要求4的方法，其中所述淀積是以每分鐘約1微米的速度進(jìn)行的。
6.權(quán)利要求1的方法，其中所述殼層形成達(dá)約0.3μm至約0.5μm的厚度。
7.權(quán)利要求1的方法，其中所述電介質(zhì)層包含二氧化硅。
8.權(quán)利要求1的方法，其中所述電介質(zhì)層形成達(dá)約0.5μm至約0.8μm的厚度。
9.權(quán)利要求1的方法，其中所述電介質(zhì)層包括含氮化物層。
10.權(quán)利要求9的方法，其中所述含氮化物層是由低壓化學(xué)汽相淀積形成的。
11.權(quán)利要求2的方法，其中所述內(nèi)部導(dǎo)電層是多晶硅層。
12.權(quán)利要求2的方法，其中所述籽晶層形成達(dá)約20nm-40nm的厚度。
13.權(quán)利要求2的方法，其中所述金屬是銅。
14.權(quán)利要求2的方法，其中所述電鍍層約為2-3μm厚。
15.權(quán)利要求1的方法，還包括在所述基片上制造電路器件的操作。
16.權(quán)利要求1的方法，還包括在所述基片上安裝集成電路芯片的操作。
17.權(quán)利要求16的方法，還包括包封所述集成電路芯片和基片的操作。
18.一種集成電路互連線，包括一具有前、后表面的基片；以側(cè)壁由所述前表面到所述后表面穿過(guò)所述基片伸展的小孔；在所述側(cè)壁上形成的外部導(dǎo)電同軸殼層；在所述外部同軸線上面徑向朝內(nèi)形成同軸電介質(zhì)層；以及在所述同軸電介質(zhì)層上面徑向朝內(nèi)形成的導(dǎo)電內(nèi)部同軸線。
19.權(quán)利要求18的互連線，其中所述內(nèi)部導(dǎo)電同軸線還包括一層內(nèi)部導(dǎo)電層；在所述內(nèi)部導(dǎo)電層上面設(shè)置的一層籽晶層；以及在所述籽晶層上的電鍍金屬層。
20.權(quán)利要求18的互連線，其中所述導(dǎo)電殼層包括鎢層。
21.權(quán)利要求18的互連線，其中所述導(dǎo)電殼層形成達(dá)約0.3μm至約0.5μm的厚度。
22.權(quán)利要求18的互連線，其中所述電介質(zhì)層包括二氧化硅。
23.權(quán)利要求18的互連線，其中所述電介質(zhì)層形成達(dá)約0.5μm至約0.8μm的厚度。
24.權(quán)利要求18的互連線，其中所述電介質(zhì)層包括含氮化物層。
25.權(quán)利要求18的互連線，其中所述電介質(zhì)層包括氮化硅。
26.權(quán)利要求19的互連線，其中所述內(nèi)部導(dǎo)電層是多晶硅層。
27.權(quán)利要求19的互連線，其中所述籽晶層形成達(dá)約20nm-40nm的厚度。
28.權(quán)利要求19的互連線，其中所述金屬是銅。
29.權(quán)利要求19的互連線，其中所述電鍍層約為2-3μm厚。
30.一種處理器系統(tǒng)，包括一處理器；以及一與所述處理器耦連的集成電路，所述集成電路與處理器中至少一個(gè)包括一基片，具有前、后表面并具有一以側(cè)壁由所述前表面到所述后表面穿過(guò)所述基片伸展的小孔；一在所述側(cè)壁上形成的導(dǎo)電外部同軸殼層；在所述外部同軸殼層上面徑向朝內(nèi)形成的一層同軸電介質(zhì)層；以及在所述同軸電介質(zhì)層上面徑向朝內(nèi)形成的一內(nèi)部導(dǎo)電同軸線。
31.權(quán)利要求30的系統(tǒng)，其中所述內(nèi)部同軸線還包括一層內(nèi)部導(dǎo)電層；在所述內(nèi)部導(dǎo)電層上面設(shè)置的一層籽晶層；以及在所述籽晶層上的一層電鍍金屬層。
32.權(quán)利要求30的系統(tǒng)，其中所述導(dǎo)電殼層是鎢殼層。
33.權(quán)利要求30的系統(tǒng)，其中所述殼層形成達(dá)約0.3μm至約0.5μm的厚度。
34.權(quán)利要求30的系統(tǒng)，其中所述電介質(zhì)層包括二氧化硅。
35.權(quán)利要求30的系統(tǒng)，其中所述電介質(zhì)層形成達(dá)約0.5μm至約0.8μm的厚度。
36.權(quán)利要求30的系統(tǒng)，其中所述電介質(zhì)層包括含氮化物層。
37.權(quán)利要求30的系統(tǒng)，其中所述電介質(zhì)層包括氮化硅。
38.權(quán)利要求31的系統(tǒng)，其中所述內(nèi)部導(dǎo)電層是多晶硅層。
39.權(quán)利要求31的系統(tǒng)，其中所述籽晶層形成達(dá)約20nm-40nm的厚度。
40.權(quán)利要求31的系統(tǒng)，其中所述金屬是銅。
41.權(quán)利要求31的系統(tǒng)，其中所述電鍍層約為2-3μm厚。
42.一種集成電路封裝，包括一基片，支撐至少一片集成電路芯片，所述基片具有前、后表面和至少一以側(cè)壁由所述前表面到所述后表面穿過(guò)所述基片伸展的小孔；在所述側(cè)壁上形成的一層外部導(dǎo)電同軸殼層；在所述外部導(dǎo)電同軸殼層上面徑向朝內(nèi)形成一層同軸電介質(zhì)層；和在所述同軸電介質(zhì)層上面徑向朝內(nèi)形成一內(nèi)部導(dǎo)電同軸線；以及一封裝，包封住所述基片和所述至少一片芯片。
43.權(quán)利要求42的集成電路，其中所述內(nèi)部同軸線還包括一層內(nèi)部導(dǎo)電層；在所述內(nèi)部導(dǎo)電層上面設(shè)置的一層籽晶層；以及在所述籽晶層上的電鍍金屬層。
44.權(quán)利要求42的集成電路，其中所述導(dǎo)電殼層是鎢殼層。
45.權(quán)利要求42的集成電路，其中所述殼層形成達(dá)約0.3μm至約0.5μm的厚度。
46.權(quán)利要求42的集成電路，其中所述電介質(zhì)層包括二氧化硅。
47.權(quán)利要求42的集成電路，其中所述電介質(zhì)層形成達(dá)約0.5μm至約0.8μm的厚度。
48.權(quán)利要求42的集成電路，其中所述電介質(zhì)層包括含氮化物層。
49.權(quán)利要求42的集成電路，其中所述電介質(zhì)層包括氮化硅。
50.權(quán)利要求43的集成電路，其中所述內(nèi)部導(dǎo)電層是多晶硅層。
51.權(quán)利要求43的集成電路，其中所述籽晶層形成達(dá)約20nm-40nm的厚度。
52.權(quán)利要求43的集成電路，其中所述金屬是銅。
53.權(quán)利要求43的集成電路，其中所述電鍍層約為2-3μm厚。
全文摘要
本發(fā)明提供了一種半導(dǎo)體基片(12)，它包含前(14)、后(16)表面并有穿過(guò)基片在前(14)、后(16)表面之間伸展的小孔(18、20、22)。小孔(18、20、22)部分地由內(nèi)壁部分界定并形成外部導(dǎo)電殼層。在貼近至少是一些內(nèi)壁部分處形成導(dǎo)電材料(54)。接著，在孔內(nèi)在導(dǎo)電材料上面徑向朝內(nèi)形成一層電介質(zhì)材料(56)。然后在孔內(nèi)在電介質(zhì)材料層(56)上面徑向朝內(nèi)形成一層第二導(dǎo)電材料(60)。后一導(dǎo)電材料構(gòu)成內(nèi)部導(dǎo)電同軸線部件。
文檔編號(hào)H01L23/12GK1528018SQ02807548
公開(kāi)日2004年9月8日 申請(qǐng)日期2002年2月1日 優(yōu)先權(quán)日2001年2月8日
發(fā)明者L·福爾貝斯, L 福爾貝斯, K·Y·阿恩, 阿恩 申請(qǐng)人:微米技術(shù)有限公司