專利名稱：非易失半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失半導(dǎo)體存儲(chǔ)器，特別涉及閃速型非易失半導(dǎo)體存儲(chǔ)器，在其中設(shè)置了多個(gè)可擦除的和能夠以電的方式被作標(biāo)記的存儲(chǔ)單元晶體管。
近來注意力集中到按照它們一瞬間的集中可擦除性而被稱為閃速存儲(chǔ)器的非易失半導(dǎo)體存儲(chǔ)器，所述閃速存儲(chǔ)器具有由場(chǎng)效應(yīng)晶體管(以后稱為存儲(chǔ)單元晶體管)組成的存儲(chǔ)單元矩陣，通過以電的方式改變晶體管的閾值電平使得可標(biāo)記或擦除這些存儲(chǔ)單元。
在閃速型半導(dǎo)體存儲(chǔ)器中，通常通過利用給存儲(chǔ)單元晶體管的源極施加高電壓、使控制柵極的電位為高電平和漏極浮置而在各源極和控制柵極之間產(chǎn)生的電場(chǎng)的隧道效應(yīng)使電子流出存儲(chǔ)單元晶體管的浮置柵極來對(duì)全部存儲(chǔ)單元進(jìn)行初始化。
在上述初始化中，可能會(huì)出現(xiàn)稱為降壓(depression)的現(xiàn)象，其中因?yàn)槌鰰r(shí)間地給源極施加高電壓而使某些存儲(chǔ)單元晶體管的閾值電壓變得過低，或者即使恰當(dāng)?shù)厥┘痈唠妷?，但由于控制柵極絕緣層的微小缺陷或厚度的不同或浮置柵極顆粒尺寸的離散而使某些存儲(chǔ)單元晶體管的閾值電壓變得過低，使相應(yīng)的字線不可讀，這是由于即使當(dāng)相應(yīng)的字線變?yōu)榈仉娖?，但這些位線被激勵(lì)通過了處于開放單元(on-cell)狀態(tài)的被降壓(depressed)的存儲(chǔ)單元晶體管的緣故。
因此，通常在擦除脈沖的每次施加之后執(zhí)行驗(yàn)證處理來證實(shí)沒有被降壓的存儲(chǔ)單元晶體管。
由于利用為通常的數(shù)據(jù)讀出而準(zhǔn)備的同一電路來逐個(gè)地檢查每個(gè)存儲(chǔ)單元晶體管要花費(fèi)太長(zhǎng)的時(shí)間，所以開發(fā)了用于集中讀出的一些電路來檢測(cè)被降壓的存儲(chǔ)單元晶體管的存在，在日本專利申請(qǐng)?zhí)卦S公開第222994/92中描述了這種電路的一個(gè)例子。
圖5表示普通閃速型非易失半導(dǎo)體存儲(chǔ)器的一個(gè)例子(以后稱為第一已有技術(shù))，在擦除脈沖的每次施加之后執(zhí)行集中讀出來檢測(cè)被降壓的存儲(chǔ)單元晶體管的存在。
該第一已有技術(shù)的非易失半導(dǎo)體存儲(chǔ)器具有存儲(chǔ)單元陣列1x，存儲(chǔ)單元晶體管MC11x至MCmnx的矩陣按行和列排列，每一存儲(chǔ)單元晶體管由具有浮置柵極的場(chǎng)效應(yīng)晶體管組成，通過以電的方式控制其閾值電壓能夠?qū)ζ溥M(jìn)行標(biāo)記或擦降，字線WL1至WLm，每條字線相應(yīng)于存儲(chǔ)單元陣列1x的每一行而設(shè)置，與排列在該行的存儲(chǔ)單元晶體管的控制柵極連接，位線DL1至DLn，每條位線相應(yīng)于存儲(chǔ)單元陣列1x的每一列而設(shè)置，與排列在該列的存儲(chǔ)單元晶體管的漏極連接，與所有存儲(chǔ)單元晶體管MC11x至MCmnx連接的源極線SL，源極電壓饋送6，按照擦除控制信號(hào)ER在執(zhí)行擦除脈沖加處理時(shí)給源極線SL施加具有預(yù)定時(shí)間寬度和電壓高度的擦除脈沖Ve，否則將源極線SL的電位保持在高電平，字線電壓發(fā)生器3x，按照由電壓選擇信號(hào)VRS控制的操作模式產(chǎn)生施加給字線WL1至WLm的電壓，
行譯碼器2x，被提供了控制信號(hào)ARS和ARN一行地址信號(hào)ADr以及字線電壓發(fā)生器的輸出，在執(zhí)行普通讀出時(shí)選擇和設(shè)定字線WL1至WLm之一在選定的普通電源電壓Vcc的電平上，在執(zhí)行數(shù)據(jù)寫入時(shí)選擇和設(shè)定字線WL1至WLm之一在此電源電壓Vcc高的寫入電壓電平上，以及在施加擦除脈沖或執(zhí)行降壓驗(yàn)證時(shí)選擇和設(shè)定全部字線WL1至WLm在高電平上，列譯碼器4和列選擇器5，被提供了控制信號(hào)ACS和ACN以及列地址信號(hào)ADc，在執(zhí)行普通讀出或普通數(shù)據(jù)寫入時(shí)選擇位線DL1至DLn中的一條，在執(zhí)行降壓驗(yàn)證時(shí)選擇全部位線DL1至DLn，以及在施加擦除脈沖時(shí)使全部位線未被選擇，即處于浮置狀態(tài)，讀出放大器8，在執(zhí)行普通讀出或降壓驗(yàn)證時(shí)檢測(cè)和鑒別由列譯碼器4和列選擇器5選定的一條位線或一些位線的電流電平，寫入電壓饋送7x，在執(zhí)行數(shù)據(jù)寫入時(shí)給由列譯碼器4選定的位線提供預(yù)定的數(shù)據(jù)寫入電壓，以及選擇器9，在執(zhí)行數(shù)據(jù)寫入時(shí)選擇寫入電壓饋送7x和在其它情況下選擇讀出放大器8，以便與選定的一條位線或一些位線連接。
在該第一已有技術(shù)的非易失半導(dǎo)體存儲(chǔ)器中行譯碼器2x包括行地址單元和字線單元，每一行地址單元由相應(yīng)于行地址信號(hào)ADr的每一位的反相器IV21以及“與非”門G21和G22組成，每一字線單元由相應(yīng)于每條字線WL1至WLm的“與非”門G23x以及晶體管Q21和Q22組成，類似于行譯碼器2x，列譯碼器4包括列地址單元和位線單元，每一列地址單元由相應(yīng)于列地址信號(hào)ADc的每一位的反相器IV41以及“與非”門G41和G42組成，每一位線單元由“與非”門G43和反相器IV42組成。
現(xiàn)在描述該第一已有技術(shù)的非易失半導(dǎo)體存儲(chǔ)器主要與初始化過程有關(guān)的操作。
首先，通過使控制信號(hào)ARN和ACN都處于低電平而在所有字線WL1至WLm都處于未選定電平、即高電平和所有位線都未被選定、即浮置的條件下給源極線SL提供具有預(yù)定寬度和電壓的擦除脈沖Ve。
于是，在全部存儲(chǔ)單元晶體管MC11x至MCmnx中，由于在源極和控制柵極之間產(chǎn)生的電場(chǎng)的隧道效應(yīng)，電子流出各控制柵極，這些存儲(chǔ)單元晶體管的閾值電壓變低，使它們被擦除(擦除脈沖施加處理)。
然后，為了鑒別是否有被降壓的存儲(chǔ)單元晶體管，在全部字線WL1至WLm處于高電平和全部位線DL1至DLn被選定的條件下，通過使控制信號(hào)ARN和ACS為低電平、控制信號(hào)ACN為高電平而利用選擇器9將全部位線DL1至DLn連接至讀出放大器8。
于是，控制柵極為高電平的全部存儲(chǔ)單元晶體管MC11x至MCmnx都與讀出放大器連接，以便鑒別它們的電流電平(降壓鑒別處理)。
利用與在鑒別相應(yīng)于一位的存儲(chǔ)單元晶體管的“0”狀態(tài)(被擦除)和“1”狀態(tài)(被標(biāo)記)之間的電流電平差時(shí)相同的靈敏度，讀出放大器8就能夠檢測(cè)電流電平來確定存儲(chǔ)單元晶體管MC11x至MCmnx中的任一個(gè)是否被降壓，并輸出表示至少一個(gè)被降壓存儲(chǔ)單元晶體管的存在的信號(hào)。
在普通的非易失半導(dǎo)體存儲(chǔ)器中，一旦檢測(cè)到被降壓的存儲(chǔ)單元晶體管的存在，就執(zhí)行數(shù)據(jù)寫入處理來使被降壓的存儲(chǔ)單元晶體管回到正常狀態(tài)，重復(fù)上述擦除脈沖施加處理和降壓鑒別處理直到確認(rèn)不存在被降壓存儲(chǔ)單元晶體管為止。
在降壓被檢測(cè)之后執(zhí)行的數(shù)據(jù)寫入處理(降壓鑒別之后的數(shù)據(jù)寫入處理)中，通過將控制信號(hào)ARS和ACN變?yōu)榈碗娖胶蛯⒖刂菩盘?hào)ARN變?yōu)楦唠娖蕉谌孔志€被選定和全部位線DL1至DLn都設(shè)有被選定、即為浮置的條件下將字線電壓發(fā)生器3x產(chǎn)生的高電壓施加給全部被選定的字線。
此時(shí)，由于源極線SL處于高電平，所以該高電壓在每一存儲(chǔ)單元晶體管MC11x至MCmnx的控制柵極和源極之間產(chǎn)生了電場(chǎng)。因此電子被注入存儲(chǔ)單元晶體管MC11x至MCmnx的浮置柵極而使它們的閾值電壓回到高電平，使存儲(chǔ)單元晶體管MC11x至MCmnx被標(biāo)記。
在降壓鑒別之后的數(shù)據(jù)寫入處理之后重復(fù)擦除脈沖施加處理和降壓鑒別處理。一旦在降壓鑒別處理中確認(rèn)不存在被降壓的存儲(chǔ)單元晶體管，就完成了初始化處理，而一旦檢測(cè)到任一被降壓存儲(chǔ)單元晶體管的存在，就在降壓鑒別之后執(zhí)行以數(shù)據(jù)寫入處理開始的一系列處理。
因此，在第一已有技術(shù)的非易失半導(dǎo)體存儲(chǔ)器中，對(duì)所有的存儲(chǔ)單元晶體管MC11x至MCmnx同時(shí)集中地執(zhí)行降壓鑒別處理和在降壓鑒別之后的數(shù)據(jù)寫入處理，能夠在短時(shí)間內(nèi)完成初始化處理。
非易失半導(dǎo)體存儲(chǔ)器通常與其它單元結(jié)合在一起作為微處理器來使用，作為較高級(jí)系統(tǒng)的一個(gè)部件。在該系統(tǒng)中，通常準(zhǔn)備了要提供給各單元，包括該非易失半導(dǎo)體存儲(chǔ)器的例如從1.8V至5V的各種源極電壓。
但是，數(shù)據(jù)寫入處理或擦除脈沖施加處理需要比上述源極電壓高的電壓，例如10V或12V，如果根據(jù)這些源極電壓再產(chǎn)生這些較高的電壓，就應(yīng)當(dāng)制備在大面積的IC芯片上的大尺寸的電路。
因此，根據(jù)與由普通電源(以后稱為正常電源)產(chǎn)生的源極電壓分離的電源來準(zhǔn)備這些較高的電壓(以后稱為較高源極電壓)，以便提供給普通單元。
在非易失半導(dǎo)體存儲(chǔ)器中，要求較高源極電壓在數(shù)據(jù)寫入處理中作為提供給存儲(chǔ)單元晶體管的控制柵極(或給字線)的電壓(在該例子中約10V)和提供給漏極(或給位線)的電壓(在該例子中約6V)，在寫入驗(yàn)證處理中作為提供給控制柵極的電壓(在該例子中約比正常選擇電平高1V)，以及在擦除脈沖施加處理中作為提供給源極(或給源極線)的電壓(在該例子中約10V)。
這些較高源極電壓由高壓電源來產(chǎn)生，日本專利申請(qǐng)?zhí)卦S公開第255048/86號(hào)描述了高壓電源的一些例子，它們?nèi)鐖D6A和圖6B所示。
圖6A的電路包括電阻R35，其一端接至高壓電源Vpp，電阻R36，其一端接至電阻R35的另一端，其另一端接地，電阻R37，其一端接高壓電源，n溝道型晶體管Q36，襯底接地，柵極和漏極與電阻R37的另一端連接，源極與電阻R35、R36之間的連線連接，P溝道型晶體管Q37，源極和襯底與n溝道型晶體管Q36的源極連接，電阻R38，其一端接至P溝道型晶體管Q37的柵極和漏極(以后稱為第一基準(zhǔn)電壓點(diǎn))，另一端接地，
n溝道型晶體管Q38，漏極接至高壓電源Vpp，柵極接至n溝道型晶體管Q36的柵極和漏極(以后稱為第二基準(zhǔn)電壓點(diǎn))，襯底接地，源極接至輸出端，以及p溝道型晶體管Q39，源極和襯底接至輸出端，柵極接至P溝道型晶體管Q37的柵極和漏極，漏極接地。
在該電路中，n溝道型晶體管Q36、Q38和P溝道型晶體管Q37、Q39的閾值電壓被設(shè)計(jì)成彼此相等，電阻R37、R38的電阻值被設(shè)計(jì)成足夠大于電阻R35、R36的電阻值。因此能夠得到等于電阻R35和R36之間的分壓電壓的輸出電壓Vo，并且可以對(duì)于輸出電流的變化保持恒定。
圖6B的電路具有與圖6A的電路類似的結(jié)構(gòu)，其中電阻R35和R36被去除。雖然圖6B電路的輸出電壓Vo由電阻R37和R38的電阻值以及晶體管Q36和Q37的閾電壓來確定，但由于晶體管Q36和Q37的閾電壓依賴于它們的制造工藝，所以該輸出電壓Vo在此通過調(diào)整電阻Q37和R38的電阻值來設(shè)定。
與它們的源極、漏極和襯底相比，晶體管Q38和Q39的柵極的各電壓差在輸出電壓Vo被設(shè)定為Vpp/2時(shí)可以保持低于高壓電源Vpp的1/2，但在其它情況下，它們中的一個(gè)將變成高于Vpp/2。因此，晶體管Q38和Q39應(yīng)采用高壓型晶體管。
此外，對(duì)于該非易失型半導(dǎo)體存儲(chǔ)器，位間干擾測(cè)試是必不可少的，在這種位間干擾測(cè)試中要寫入和讀出全“0”(全開放單元)數(shù)據(jù)、全“1”(全關(guān)閉單元)數(shù)據(jù)或校驗(yàn)?zāi)Ｊ綌?shù)據(jù)，在這場(chǎng)合中，每?jī)上噜彺鎯?chǔ)單元晶體管具有彼此相反的狀態(tài)。
對(duì)于這三種模式的數(shù)據(jù)寫入，全“0”數(shù)據(jù)可直接由初始化得到，全“1”數(shù)據(jù)通過集中施加選擇全部字線和位線的預(yù)定電壓來得到。但對(duì)于校驗(yàn)?zāi)Ｊ?，由于如果逐位寫入?shù)據(jù)將需要許多時(shí)間，所以需要某些新發(fā)明。
所以，在日本專利申請(qǐng)?zhí)卦S公開第334900/93號(hào)所描述的第二已有技術(shù)(以后稱為第二已有技術(shù))中，輪流地將每隔一條字線和每隔一條位線控制為被選定或未被選定。
但是，對(duì)于讀出，在已有技術(shù)中全都是逐位地讀出這三種測(cè)試，模式的數(shù)據(jù)。
如上所述，在第一已有技術(shù)的非易失半導(dǎo)體存儲(chǔ)器中，初始化是利用隧道效應(yīng)使電子流出存儲(chǔ)單元晶體管MC11x至MCmnx的浮置柵極來實(shí)現(xiàn)的。
因此，具有預(yù)定電壓和脈寬的擦除脈沖在全部字線WL1至WLm為高電平、即處于未被選定電平和全部位線DL1至DLn處于浮置狀態(tài)、即也處于未被選定電平的條件下被施加給源極線SL。這樣一來，由于擦除脈沖Ve的寬度或依賴于它們的制造工藝的各柵極絕緣層的厚度的起伏，所以過份被降壓的存儲(chǔ)單元晶體管產(chǎn)生的概率就必然大。
為此，擦除脈沖施加處理應(yīng)當(dāng)被一些處理序列所跟隨對(duì)于全部存儲(chǔ)單元晶體管的集中降壓鑒別處理，在檢測(cè)到被降壓存儲(chǔ)單元晶體管時(shí)執(zhí)行的對(duì)于全部存儲(chǔ)單元晶體管的集中數(shù)據(jù)寫入處理，以及其它擦除脈沖的施加，導(dǎo)致了初始化所需的較長(zhǎng)的時(shí)間。
這就是不足。
在第一已有技術(shù)中還有另一個(gè)問題，即需要高壓型晶體管來產(chǎn)生施加在字線和位線上的較高源極電壓。
為了獲得這些較高源極電壓中的每一個(gè)，這些較高源極電壓是利用高壓電源Vpp來產(chǎn)生的，高壓電源Vpp是出于系統(tǒng)中的其它單元的一致性的考慮而設(shè)置的，在該高壓電源Vpp和地之間插入了n溝道型晶體管和P溝道型晶體管的串聯(lián)連接，并且向這些晶體管的柵極施加了分別比要輸出的電壓Vo高了和低了它們的閾值電壓的兩個(gè)基準(zhǔn)電壓。
因此，當(dāng)輸出電壓Vo不等于Vpp/2時(shí)，與任一晶體管的源極、漏極或襯底相比的柵極的一些電壓差將大于Vpp/2。
這就是為什么這些晶體管必須是高壓型晶體管的緣故。
此外，如結(jié)合第二已有技術(shù)所描述的，還存在另一問題，即即使通過輪流地選擇每隔一條的字線和位線縮短了校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)的數(shù)據(jù)寫入，但位間干擾測(cè)試仍需要校長(zhǎng)的時(shí)間來逐位地讀出和確認(rèn)校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)以及對(duì)全“0”數(shù)據(jù)或全“1”數(shù)據(jù)進(jìn)行讀出和確認(rèn)。
因此，本發(fā)明的主要目的是提供減少了完成初始化所需時(shí)間的非易失半導(dǎo)體存儲(chǔ)器。另一目的是提供不需要高壓型晶體管來根據(jù)高壓電源產(chǎn)生較高源極電壓的非易失半導(dǎo)體存儲(chǔ)器。本發(fā)明的還一個(gè)目的提供減少了位間干擾測(cè)試所需的總時(shí)間(包括作為校驗(yàn)?zāi)Ｊ綌?shù)據(jù)的這種測(cè)試模式數(shù)據(jù)的讀出時(shí)間)的非易失半導(dǎo)體存儲(chǔ)器。
為了實(shí)現(xiàn)上述目的，本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器包括由按行和列排列的存儲(chǔ)單元晶體管的矩陣組成的存儲(chǔ)單元陣列，每一所述存儲(chǔ)單元晶體管能夠被以電的方式進(jìn)行標(biāo)記和擦除；字線，每一所述字線與排列在所述矩陣的每一所述行中的存儲(chǔ)單元晶體管的控制柵極連接；位線，每一所述位線與排列在所述矩陣的每一所述列中的存儲(chǔ)單元晶體管的漏極連接；與所述矩陣的全部存儲(chǔ)單元晶體管的各源極連接的源極線；字線電壓發(fā)生器，產(chǎn)生包括在擦除脈沖施加處理中使用的第一字線電壓和在降壓鑒別處理中使用的第二字線電壓的字線電壓；行譯碼器，分別在所述擦除脈沖施加處理中選擇全部所述字線并向它們提供所述第一字線電壓以及在所述降壓鑒別處理中向它們提供所述第二字線電壓，和在普通的讀出處理和普通的數(shù)據(jù)寫入處理中選擇由外界提供的行地址信號(hào)所指定的所述字線之一并向其提供由所述字線電壓發(fā)生器產(chǎn)生的相應(yīng)字線電壓；源極電壓饋送，在所述擦除脈沖施加處理中向所述源極線提供預(yù)定電壓的擦降脈沖，在其它情況下使所述源極線處于高電平；列譯碼器和列選擇器，在所述擦降脈沖施加處理中使全部所述位線處于浮置狀態(tài)，在所述降壓鑒別處理中選擇全部所述位線，以及在普通讀出處理和普通數(shù)據(jù)寫入處理中選擇由外界提供的列地址信號(hào)所指定的所述位線之一；讀出放大器，鑒別在所述降壓鑒別處理中選定的所述全部位線的信號(hào)電平和在所述普通讀出處理中選定的所述位線之一的信號(hào)電平；以及寫入電壓饋送，在所述普通數(shù)據(jù)寫入處理中向選定的所述位線之一提供預(yù)定的電壓。
在本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器中每一所述存儲(chǔ)單元晶體管由具有浮置柵極和接地襯底的n溝道型場(chǎng)效應(yīng)晶體管組成；全部所述存儲(chǔ)單元晶體管在所述擦除脈沖施加處理中通過利用由施加給其柵極的所述第一字線電壓和施加給其源極的所述擦除脈沖所造成的雪崩擊穿將熱載流子注入所述浮置柵極來集中進(jìn)行擦除；以及在所述擦除脈沖施加處理之后執(zhí)行的所述降壓鑒別處理中，與由所述列譯碼器和所述列選擇器選定的全部所述位線連接的所述讀出放大器通過鑒別在全部所述位線上流過的總電流電平來集中檢測(cè)被降壓的任何所述存儲(chǔ)單元晶體管，所述第二字線電壓被提供來控制所述存儲(chǔ)單元晶體管的柵極。
因此，在本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器中，存儲(chǔ)單元晶體管的閾電壓將集中于由第一電壓確定的值，在擦除之前閾電壓不受任何影響，防止了降壓的出現(xiàn)。所以，如果出現(xiàn)了降壓，就可以認(rèn)為是由存儲(chǔ)單元晶體管中的某些缺陷引起的，一個(gè)周期的擦除脈沖施加和降壓鑒別對(duì)于初始化就足夠了，減少了初始化所需的時(shí)間。
此外，給本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器設(shè)置了產(chǎn)生提供給所述字線電壓發(fā)生器和所述寫入電壓饋送的存儲(chǔ)器控制電壓的存儲(chǔ)器控制電壓饋送，包括串接在高壓電源和接地端之間的第一和第二電阻；第一n溝道型晶體管，柵極與所述第一和第二電阻之間的連線連接，源極與第二n溝道型晶體管的漏極連接；第二n溝道型晶體管，漏極與所述第一n溝道型晶體管的源極連接，源極與提供所述存儲(chǔ)器控制電壓的輸出端連接，柵極被施加第一基準(zhǔn)電壓；以及第三n溝道型晶體管，漏極接地，源極與所述輸出端連接，柵極被施加第二基準(zhǔn)電壓。
給本發(fā)明的另一非易失半導(dǎo)體存儲(chǔ)器設(shè)置了產(chǎn)生提供給所述字線電壓發(fā)生器和所述寫入電壓饋送的存儲(chǔ)器控制電壓的存儲(chǔ)器控制電壓饋送，包括串接在高壓電源和接地端之間的第一和第二電阻；第一n溝道型晶體管，柵極與所述第一和第二電阻之同的連線連接，漏極接地，第二n溝道型晶體管，漏極與高壓電源連接，源極與提供所述存儲(chǔ)器控制電壓的輸出端連接，柵極被施加第一基準(zhǔn)電壓，以及第三n溝道型晶體管，漏極與所述第一n溝道型晶體管的源極連接，源極與所述輸出端連接，柵極被施加第二基準(zhǔn)電壓。
因此，在本發(fā)明中不需要高壓型晶體管。
此外，本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器還包括上拉電路，利用其電阻值比在開放單元狀態(tài)中的所述存儲(chǔ)單元晶體管的電阻值足夠大的電阻R10給在所述擦除脈沖施加處理之后執(zhí)行的擦除校驗(yàn)處理中與其連接的、與所述讀出放大器斷開的全部所述位線提供正常電源電壓；以及“或”電路，通過獲得與其連接的全部所述位線的信號(hào)的“或”邏輯來集中地確認(rèn)與要被逐條選擇來被提供第三字線電壓的所述字線之一連接的存儲(chǔ)單元晶體管的開放單元狀態(tài)。
因此，在本發(fā)明中能夠在短時(shí)間內(nèi)讀出位間干擾測(cè)試的甚至全“0”數(shù)據(jù)。
還有，在一發(fā)明的非易失半導(dǎo)體存儲(chǔ)器中所述行譯碼器包括選擇全部偶數(shù)或全部奇數(shù)字線的第一偶一奇選擇裝置；所述列譯碼器包括選擇全部偶數(shù)或全部奇數(shù)位線的第二偶一奇選擇裝置；還設(shè)置了“或門來獲得全部所述位線的信號(hào)的“或”邏輯；還設(shè)置了上拉電路以便利用其電阻值比在開放單元狀態(tài)中的所述存儲(chǔ)單元晶體管的電阻值足夠大的電阻R10給被所述列譯碼器選定為要與之連接的位線提供正常電源電壓；通過控制所述第一和所述第二偶一奇選擇裝置擦除行和列中的每相鄰兩個(gè)存儲(chǔ)單元晶體管中的一個(gè)和標(biāo)記所述每相鄰兩個(gè)存儲(chǔ)單元晶體管中的另一個(gè)來寫入校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)；在將字線電壓施加給被所述第一偶一奇選擇裝置交替控制的全部偶數(shù)和全部奇數(shù)字線的條件下，所述讀出放大器通過檢測(cè)流過與其連接的全部所述位線的總電流電平來集中地驗(yàn)證所述校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)的被標(biāo)記的存儲(chǔ)單元晶體管的狀態(tài)；以及在將字線電壓施加給相應(yīng)于所述每一行的字線、將所述上拉電路與相應(yīng)于所述每一行的被擦除存儲(chǔ)單元晶體管的一半所述位線連接以及通過電阻將另一半所述位線接地的條件下，利用獲取全部所述位線的信號(hào)的“或”邏輯的所述“或”電路來逐行地集中校驗(yàn)所述校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)的每一行的被擦除存儲(chǔ)單元晶體管的狀態(tài)。
因此，在本發(fā)明中甚至能夠?qū)懭牒妥x出校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)，大大地減少了閃速型非易失半導(dǎo)體存儲(chǔ)器的初始化和存儲(chǔ)器校驗(yàn)所需的總時(shí)間。
參看以下描述，所附的權(quán)利要求以及用相同標(biāo)號(hào)表示相同或相應(yīng)部分的附圖將會(huì)明白本發(fā)明的上述及其它目的、特征和優(yōu)點(diǎn)。


圖1是本發(fā)明非易失半導(dǎo)體存儲(chǔ)器第一實(shí)施例的電路圖。
圖2A表示根據(jù)高壓電源Vpp產(chǎn)生較高源極電壓的具體電路的一實(shí)例。
圖2B表示根據(jù)高壓電源Vpp產(chǎn)生較高源極電壓的具體電路的另一實(shí)例。
圖3表示本發(fā)明的第二實(shí)施例。
圖4表示本發(fā)明的第三實(shí)施例。
圖5表示普通非易失半導(dǎo)體存儲(chǔ)器的一實(shí)例。
圖6A表示已有技術(shù)的高壓電源的一實(shí)例。
圖6B表示已有技術(shù)的高壓電源的另一實(shí)例。
現(xiàn)在參看附圖描述本發(fā)明的實(shí)施例。
圖1是表示本發(fā)明非易失半導(dǎo)體存儲(chǔ)器第一實(shí)施例的電路圖，它包括由按行和列排列的存儲(chǔ)單元晶體管MC11至MCmn的矩陣組成的存儲(chǔ)單元陣列1，每一存儲(chǔ)單元晶體管MC11至MCmn由具有浮置柵極和能夠通過以電方式控制其閾值電平被進(jìn)行標(biāo)記或擦除的場(chǎng)效應(yīng)晶體管組成，字線WL1至WLm，每條字線WL1至WLm相應(yīng)于存儲(chǔ)單元陣列1的每一行而設(shè)置，與排列在該行的存儲(chǔ)單元晶體管的控制柵極連接，位線DL1至DLn，每條位線DL1至DLn相應(yīng)于存儲(chǔ)單元陣列1的每一列而設(shè)置，與排列在該列的存儲(chǔ)單元晶體管的漏極連接，
與所有存儲(chǔ)單元晶體管MC11至MCmn連接的源極線SL，字線電壓發(fā)生器3，按照由電壓選擇信號(hào)VRS控制的操作模式產(chǎn)生包括在施加擦除脈沖時(shí)使用的第一字線電壓和在檢測(cè)降壓時(shí)使用的第二字線電壓的各種電壓，行譯碼器2，被控制信號(hào)ARS和行地址信號(hào)ADr進(jìn)行控制，在施加擦除脈沖或執(zhí)行降壓鑒別時(shí)選擇和向全部字線WL1至WLm提供由字線電壓發(fā)生器產(chǎn)生的第一字線電壓或第二電壓，在執(zhí)行普通數(shù)據(jù)寫入或讀出時(shí)選擇和向由行地址信號(hào)ADr指定的字線WL1至WLm之一提供由字線電壓發(fā)生器3產(chǎn)生的相應(yīng)電壓，源極電壓饋送6，按照擦除控制信號(hào)ER在執(zhí)行擦除脈沖施加處理時(shí)向源極線SL施加具有預(yù)定時(shí)間寬度和電壓高度的擦除脈沖Ve，否則將源極線SL的電位保持在高電平，列譯碼器4和列選擇器5，由控制信號(hào)ACS和ACN以及列地址信號(hào)ADc進(jìn)行控制，在執(zhí)行普通讀出或普通數(shù)據(jù)寫入時(shí)選擇位線DL1至DLn中的一條，在執(zhí)行降壓驗(yàn)證時(shí)選擇全部位線DL1至DLn，以及在施加擦除脈沖時(shí)使全部位線DL1至DLn未被選擇，即處于浮置狀態(tài)，讀出放大器8，在執(zhí)行普通讀出或降壓驗(yàn)證時(shí)檢測(cè)和鑒別由列譯碼器4和列選擇器5選定的一條位線或一些位線的電流電平，寫入電壓饋送7，在執(zhí)行普通數(shù)據(jù)寫入時(shí)向由列譯碼器4選定的位線提供預(yù)定的數(shù)據(jù)寫入電壓，以及選擇器9，在執(zhí)行數(shù)據(jù)寫入時(shí)選擇寫入電壓饋送7和在其它情況下選擇讀出放大器8，以便與列選擇器5連接。
在該實(shí)施例的非易失半導(dǎo)體存儲(chǔ)器中行譯碼器2包括行地址單元和字線單元，每一行地址單元由相應(yīng)于行地址信號(hào)ADr的每一位的反相器V121以及“與非”門G21和G22組成，每一字線單元由相應(yīng)于每條字線WL1至WLm的“與非”門G23以及晶體管Q21和Q22組成，與圖5的第一已有技術(shù)的非易失半導(dǎo)體存儲(chǔ)器不同，沒有了要提供給行譯碼器2X的控制信號(hào)ARN。
至于列譯碼器4和列選擇器5，它們的結(jié)構(gòu)與圖5的第一已有技術(shù)的非易失半導(dǎo)體存儲(chǔ)器中的列譯碼器和列選擇器的結(jié)構(gòu)相同。
此外，在該實(shí)施例中，存儲(chǔ)單元晶體管MC11至MCmn由具有浮置柵極和接地襯底的n溝道型場(chǎng)效應(yīng)晶體管組成。在擦除脈沖施加處理中，控制信號(hào)ARS和ACN被設(shè)定為低電平，正的第一字線電壓(當(dāng)正常的正電源是3.3V時(shí)，例如約為1V)通過全部字線WL1至WLm施加給全部存儲(chǔ)單元晶體管MC11至MCmn的控制柵極，擦除電壓Vs(例如10V)通過源極線SL施加給它們的源極。于是，在此通過利用在它們的源極和襯底之間造成的雪崩擊穿注入熱載流子而擦除了全部存儲(chǔ)單元晶體管MC11至MCmn。
由于上述的擦除脈沖施加處理，存儲(chǔ)單元晶體管的閥電壓將集中于由第一字線電壓確定的值，在擦除之前閾電壓不受任何影響，防止了降壓的出現(xiàn)。
所以，如果出現(xiàn)了降壓，就可以認(rèn)為是由存儲(chǔ)單元晶體管中的某些缺陷引起的，一個(gè)周期的擦除脈沖施加和降壓鑒別對(duì)于初始化就足夠了。
對(duì)于降壓鑒別處理，控制信號(hào)ARS和ACS被設(shè)定為低電平而控制信號(hào)ACN被設(shè)定為高電平，全部字線WL1至WLm被選定并被施加字線電壓發(fā)生器3的正第二字線電壓(例如略低于第一字線電壓的電壓)，全部位線DL1至DLn被選定并通過選擇器9被連接至讀出放大器8。
因此，全部存儲(chǔ)單元晶體管MC11至MCmn被選定，它們的總電流電平被讀出放大器8進(jìn)行檢測(cè)和鑒別。
讀出放大器8保持在與鑒別相應(yīng)于正常讀出中的一個(gè)位的存儲(chǔ)單元晶體管的“1”或“0”的電流電平的靈敏度相同的靈敏度上，如果在存儲(chǔ)單元晶體管MC11至MCmn中有至少一個(gè)處于降壓狀態(tài)，其電流電平就被讀出放大器8檢測(cè)，降壓被鑒別。
因此，在該實(shí)施例中，如上所述，由于對(duì)于全部存儲(chǔ)單元晶體管MC11至MCmn集中執(zhí)行的一個(gè)周期的擦除脈沖施加和降壓鑒別已足夠，所以能夠減少完成初始化所需的時(shí)間。
此外，在該實(shí)施例中，字線電壓發(fā)生器3或?qū)懭腚妷吼佀?不需要任何高壓型的晶體管。
還是在該實(shí)施例中，考慮到系統(tǒng)中的其它單元的一致性，字線電壓發(fā)生器3和寫入電壓饋送7根據(jù)高壓電源Vpp產(chǎn)生提供給字線和位線的較高源極電壓。
圖2A和圖2B表示根據(jù)高壓電源Vpp產(chǎn)生較高源極電壓的具體電路的實(shí)例。
圖2A所示電路用來產(chǎn)生例如在正常電源電壓(Vcc)為3.3V或更低時(shí)使用的比高壓電源Vpp的一半低的電壓，而圖2B所示電路用來產(chǎn)生例如在正常電源電壓(Vcc)為5V時(shí)使用的比高壓電源Vpp的一半高的電壓，該電壓將在數(shù)據(jù)寫入處理中提供給位線。
圖2A所示電路包括電阻R31，一端接至高壓電源Vpp，n溝道型晶體管Q31，柵極和漏極與電阻R31的另一端連接，襯底接地，P溝道型晶體管Q32，源極和襯底與n溝道型晶體管Q31的源極連接，電阻R32，一端與P溝道型晶體管Q32的柵極和漏極連接，另一端接地，電阻R33，一端接至高壓電源Vpp，電阻34，一端與電阻33的另一端連接，另一端接地，n溝道型晶體管Q33，漏極接至高壓電源Vpp，柵極接至電阻R33和R34的連線，襯底接地，n溝道型晶體管Q34，漏極接至晶體管Q33的源極，柵極接至晶體管Q31的柵極和漏極(以后稱為第一基準(zhǔn)電壓點(diǎn)V2)，源極接至輸出端，襯底接地以及P溝道型晶體管Q35，源極和襯底接至輸出端，柵極接至晶體管Q32的柵極和漏極(以后稱為第二基準(zhǔn)電壓點(diǎn)V4)，漏極接地。
還是在圖2A的電路中，輸出電壓Vo如在圖6B所示電路中一樣由電阻R31和R32確定。晶體管Q34和Q35的漏極之間的電壓(V5)可以由電阻R33和R34以及晶體管Q33來降低。所以，即使在輸出電壓Vo接近零伏時(shí)，也能夠使電壓V5接近高壓電源Vpp的一半。因此，在任一晶體管Q33至Q35中都能夠使柵極與源極、漏極和襯底的電壓差(由于電流在源極和漏極之間流動(dòng)，所以就在柵極絕緣層之下的襯底的電壓在源極電壓和漏極電壓之間)小于Vpp/2。
因此，沒有必要使用任何高壓型晶體管。
在圖2B所示的電路中，為了降低晶體管Q34和Q35的漏極之間的電壓差，在晶體管Q35的漏極和地之間插入了晶體管Q33a。同樣在該電路中，即使當(dāng)輸出電壓Vo接近Vpp時(shí)，晶體管Q34和Q35的漏極之間的電壓差也能夠被電阻R33和R34以及晶體管Q33a設(shè)定為約Vpp/2。
因此，任一晶體管Q33a、Q34和Q35的柵極與源極、漏極和襯底的電壓差都能夠保持為比Vpp/2低，不必使用任何高壓晶體管。
現(xiàn)在描述圖3所示的本發(fā)明的第二實(shí)施例。
在該第二實(shí)施例中，與圖1的第一實(shí)施例不同，設(shè)置了利用其電阻值比處于“0”擦除(開放單元)狀態(tài)的存儲(chǔ)單元晶體管的電阻值足夠大的電阻R10將選定的位線上拉至正常電源電壓Vcc的上拉電路10，獲取在全部位線DL1至DLn上的信號(hào)的“或”邏輯的“或”門G11，替代了選擇器9、用于根據(jù)操作模式將列選擇器5與寫入電壓饋送7、讀出放大器8和上拉電路10中的任一個(gè)連接的選擇器9a。
現(xiàn)在描述第二實(shí)施例的主要與測(cè)試數(shù)據(jù)讀出有關(guān)的操作。
全“0”數(shù)據(jù)意味著全部存儲(chǔ)單元晶體管MC11至MCmn都處于例如剛被初始化完的導(dǎo)通狀態(tài)。
通過將控制信號(hào)ARS和ACN設(shè)定為高電平和將控制信號(hào)ACS設(shè)定為低電平來執(zhí)行全“0”數(shù)據(jù)的讀出，以便選擇全部位線DL1至DLn，利用選擇器9a將它們接至上拉電路10。然后根據(jù)行地址信號(hào)ADr選擇字線WL1至WLm中的一條并向其施加字線電壓發(fā)生器3的開放單元校驗(yàn)電壓。(該開放單元校驗(yàn)電壓與在普通數(shù)據(jù)讀出處理中施加的電壓(例如Vcc)相同或略低一些)。
因此，與選擇的字線(字線WL1)連接的全部存儲(chǔ)單元晶體管(MC11至MC1n)的漏極都通過相應(yīng)的位線(DL1至DLn)被接到“或”門G11的輸入端，全部位線(DL1至DLn)都被接至上拉電路10。因此，如果全部這些存儲(chǔ)單元晶體管(MC11至MC1n)都被正常地轉(zhuǎn)換為“0”(即處于開放單元狀態(tài)或被擦除狀態(tài))，則全部位線(DL1至DLn)變成邏輯“低”，即地電平。因此，“或”門G11的輸出也變成邏輯“低”，表示對(duì)于這些存儲(chǔ)單元晶體管(MC11至MC1n)正常地寫入和讀出了全“0”數(shù)據(jù)。
一旦在這些存儲(chǔ)單元晶體管(MC11至MC(n)中有任一個(gè)處于關(guān)閉單元狀態(tài)，則相應(yīng)的位線就被上拉電路10上拉至正常電源電壓Vcc，所以“或”門G11的輸出變成高電平，表示至少有一個(gè)存儲(chǔ)單元晶體管不能夠正常地被轉(zhuǎn)換為“0”以便作為“0”被讀出。
通過逐行地對(duì)全部字線WL1至WLm執(zhí)行相同的處理，就能夠?qū)θ看鎯?chǔ)單元晶體管MC11至MCmn完成全“0”數(shù)據(jù)測(cè)試。
因此，在集中地執(zhí)行與字線連接的存儲(chǔ)單元晶體管的數(shù)據(jù)讀出的該實(shí)施例中，與逐位進(jìn)行數(shù)據(jù)讀出的第一已有技術(shù)的非易失半導(dǎo)體存儲(chǔ)器相比，無疑減少了進(jìn)行全“0”數(shù)據(jù)測(cè)試所需的時(shí)間。
此外，當(dāng)除了在初始化之后的降壓鑒別外還需要確認(rèn)全部存儲(chǔ)單元晶體管都被正常地擦除時(shí)，在該實(shí)施例中還能夠以同樣的方式利用這一全“0”數(shù)據(jù)讀出測(cè)試來進(jìn)行該確認(rèn)。
圖4表示本發(fā)明的第三實(shí)施例。
第三實(shí)施例與圖3的第二實(shí)施例的區(qū)別在于圖3的“或”電路11用“或”電路11a來代替，在該“或”電路11a中，下拉電阻R11o或R11e(字尾“o”和“e”分別表示奇數(shù)和偶數(shù)，下同)連接在“或”門G11的每一輸入端和地之間，下拉電阻R11o或R11e的電阻值充分地大于上拉電路10中的電阻R10的電阻值，圖3的行譯碼器2用行譯碼器2a代替，在該行譯碼器2a中，相應(yīng)于每條字線WL1至WLm的各“與非”門G23用“與非”門G23o或G23e代替，兩者都給“與非”門G23增加了一個(gè)輸入端，以便被分別提供奇數(shù)信號(hào)ODr或偶數(shù)信號(hào)EVr，列譯碼器4用列譯碼器4a代替，在該列譯碼器4a中，相應(yīng)于每條位線DL1至DLn而在列譯碼器4中設(shè)置的各“與非”門G43用“與非”門G43o或G43e，兩者都給“與非”門G43增加了一個(gè)輸入端，以便被分別提供奇數(shù)信號(hào)ODc或偶數(shù)信號(hào)EVc。
在圖4的第三實(shí)施例中，可減少校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)的寫和讀的時(shí)間。
為了在該實(shí)施例中寫入校驗(yàn)?zāi)Ｊ綌?shù)據(jù)，首先，控制信號(hào)ARS和ACN被設(shè)定為低電平，全部字線WL1至WLm被選擇并被施加正的第一字線電壓，全部位線DL1至DLn被設(shè)定為浮置狀態(tài)即處于未被選擇狀態(tài)，源極線SL被施加擦除電壓Vs，以便利用雪崩擊穿將熱載流子注入它們的浮置柵極來使全部存儲(chǔ)單元晶體管MC11至MCmn初始化(寫入全“0”數(shù)據(jù))。
接著將控制信號(hào)ARS和ACS設(shè)定為低電平，將控制信號(hào)ACN設(shè)定為高電平，將奇數(shù)信號(hào)ODr和ODc設(shè)定為低電平，將偶數(shù)信號(hào)EVr和EVc設(shè)定為高電平，以便選擇字線WL1至WLm和位線DL1至DLn中的全部偶數(shù)行(WLe和DLe)，在選定的字線和位線之間施加寫入電壓，以便在字線和位線中都被偶數(shù)編號(hào)的全部存儲(chǔ)單元晶體管MCee中寫入“1”。
然后，維持各控制信號(hào)原樣不動(dòng)，將奇數(shù)信號(hào)ODr和ODc轉(zhuǎn)換為高電平，將偶數(shù)信號(hào)EVr和EVc轉(zhuǎn)換為低電平，以便選擇字線WL1至WLm和位線DL1至DLn中的全部奇數(shù)行(WLo和DLo)，在選定的字線和位線之間施加寫入電壓，以便在字線和位線中都被奇數(shù)編號(hào)的全部存儲(chǔ)單元晶體管MCoo中寫入“1”。
這樣一來，因?yàn)樵谧志€和位線中都被偶數(shù)或都被奇數(shù)編號(hào)的每一存儲(chǔ)單元晶體管MCee和MCoo中都寫入了“1”，在字線和位線中被偶數(shù)和奇數(shù)以及被奇數(shù)和偶數(shù)編號(hào)的每一存儲(chǔ)單元晶體管MCeo和MCoe中都寫入了“0”，所以就得到了校驗(yàn)?zāi)Ｊ綌?shù)據(jù)。
現(xiàn)在描述校驗(yàn)?zāi)Ｊ綌?shù)據(jù)的讀出。
由于被寫入“1”的存儲(chǔ)單元晶體管都處于關(guān)閉單元狀態(tài)，所以它們可如下地被校驗(yàn)。
首先按照與校驗(yàn)?zāi)Ｊ降臄?shù)據(jù)寫入相同的方式選擇字線WL1至WLm和位線DL1至DLn的每一偶數(shù)行。通過給選定的字線施加等于或略高于在普通讀出處理中將施加的電壓的電壓，并將選定的位線與讀出放大器8連接，該讀出放大器8就能夠驗(yàn)證在字和位線中均被偶數(shù)編號(hào)的所有存儲(chǔ)單元晶體管的總電流電平，即處于關(guān)閉單元(“1”或被標(biāo)記)狀態(tài)。
然后同樣驗(yàn)證了在字和位線中均被奇數(shù)編號(hào)的所有存儲(chǔ)單元晶體管的也處于關(guān)閉單元(“1”)狀態(tài)的總電流電平。
就處于“0”狀態(tài)即不能夠利用“或”邏輯進(jìn)行校驗(yàn)的開放單元狀態(tài)的存儲(chǔ)單元晶體管的驗(yàn)證而言，如果要利用讀出放大器8對(duì)它們進(jìn)行校驗(yàn)，則由于讀出放大器8只能夠校驗(yàn)與僅一條位線連接的一個(gè)存儲(chǔ)單元晶體管，所以應(yīng)逐個(gè)地對(duì)它們進(jìn)行校驗(yàn)。
因此，為了集中地驗(yàn)證每一條字線連接的處于“0”狀態(tài)的所有存儲(chǔ)單元晶體管，在該實(shí)施例中設(shè)置了上拉電路10和“或”電路11a。
逐條地選擇每一字線并向其施加例如等于或略低于正常讀出時(shí)所施加的電壓的預(yù)定電壓。
當(dāng)奇數(shù)編號(hào)的字線被選定時(shí)，列選擇器5選擇將通過選擇器9a與上拉電路10連接的全部偶數(shù)編號(hào)的位線，而全部奇數(shù)編號(hào)的位線在偶數(shù)編號(hào)的字線被選定時(shí)被選擇并被連接至上拉電路10。
于是，當(dāng)與所有選定的位線連接的存儲(chǔ)單元晶體管處于正常的“0”狀態(tài)(開放單元狀態(tài))時(shí)，“或”電路11a的“或”門11的全部輸入端變?yōu)榈碗娖?，即地電平，包括“或”門11的與通過下拉電阻(R11o，R11e)接地的未被選擇位線連接的輸入端。
一旦有任一存儲(chǔ)單元晶體管處于“1”(關(guān)閉單元)狀態(tài)，則相應(yīng)的位線就被上拉電路10利用電阻值小于下拉電阻(R11o，R11e)的電阻值的電阻10進(jìn)行上拉，導(dǎo)致“或”門G11的高電平輸出。
因此，在該實(shí)施例中減少了校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)的寫和讀時(shí)間。
例如在以上的描述中，在偶數(shù)行的偶數(shù)列中寫入“1”數(shù)據(jù)，緊接著在奇數(shù)行的奇數(shù)列中寫入“1”數(shù)據(jù)，它們按照同樣的順序被讀出。但顯然，可以相反地或按照任何其它順序執(zhí)行該處理，校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)可以由在每偶數(shù)行的每偶數(shù)列以及在每偶數(shù)行的每奇數(shù)列中的“0”數(shù)據(jù)和在其它交叉點(diǎn)中的“1”數(shù)據(jù)來組成。
還有，應(yīng)當(dāng)認(rèn)識(shí)到在該實(shí)施例中還能夠容易地寫入全“1”(關(guān)閉單元)數(shù)據(jù)并按照同樣的方式利用讀出放大器對(duì)比進(jìn)行驗(yàn)證，還能夠利用該實(shí)施例以及前面描述的第二實(shí)施例的“或”電路11a對(duì)全“0”數(shù)據(jù)進(jìn)行驗(yàn)證。
如上所述，在本發(fā)明的第二或第三實(shí)施例中，通過選擇全部存儲(chǔ)單元晶體管、或通過選擇偶或奇數(shù)字線和偶或奇位線的組合就能夠一瞬間集中地寫入全“0”測(cè)試數(shù)據(jù)、全“1”測(cè)試數(shù)據(jù)以及校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)，此外，即使“0”數(shù)據(jù)的驗(yàn)證也能夠逐字地集中來實(shí)現(xiàn)，大大地減少了存儲(chǔ)器校驗(yàn)所需的總時(shí)間。
因此，在本發(fā)明的非易失半導(dǎo)體存儲(chǔ)器中，可以利用后面跟有一次降壓鑒別處理的擦除脈沖施加處理來有效地實(shí)現(xiàn)全部存儲(chǔ)單元晶體管的初始化，能夠在減少了的時(shí)間內(nèi)進(jìn)行包括全“0”數(shù)據(jù)、全“1”數(shù)據(jù)和校驗(yàn)?zāi)Ｊ綌?shù)據(jù)的讀-寫的存儲(chǔ)器校驗(yàn)，不需要高壓型晶體管。
權(quán)利要求
1.非易失半導(dǎo)體存儲(chǔ)器，包括由按行和列排列的存儲(chǔ)單元晶體管(MC11至MCmn)的矩陣組成的存儲(chǔ)單元陣列，每一所述存儲(chǔ)單元晶體管(MC11至MCmn)能夠被以電的方式進(jìn)行標(biāo)記和擦除；字線(WL1至WLm)，每一所述字線(WL1至WLm)與排列在所述矩陣的每一所述行中的存儲(chǔ)單元晶體管的控制柵極連接；位線(DL1至DLn)，每一所述位線(DL1至DLn)與排列在所述矩陣的每一所述列中的存儲(chǔ)單元晶體管的漏極連接；與所述矩陣的全部存儲(chǔ)單元晶體管(MC11至MCmn)的各源極連接的源極線；字線電壓發(fā)生器(3)，產(chǎn)生包括在擦除脈沖施加處理中使用的第一字線電壓和在降壓鑒別處理中使用的第二字線電壓的字線電壓；行譯碼器(2)，分別在所述擦除脈沖施加處理中選擇全部所述字線(WL1至WLm)并向它們提供所述第一字線電壓以及在所述降壓鑒別處理中向它們提供所述第二字線電壓，和在普通的讀出處理和普通的數(shù)據(jù)寫入處理中選擇由外界提供的行地址信號(hào)(ADr)所指定的所述字線(WL1至WLm)之一并向其提供由所述字線電壓發(fā)生器(3)產(chǎn)生的相應(yīng)字線電壓；源極電壓饋送(6)，在所述擦除脈沖施加處理中向所述源極線(SL)提供預(yù)定電壓的擦除脈沖。在其它情況下使所述源極線(SL)處于高電平；列譯碼器(4)和列選擇器(5)，在所述擦除脈沖施加處理中使全部所述位線(DL1至DLn)處于浮置狀態(tài)，在所述降壓鑒別處理中選擇全部所述位線(DL1至DLn)，以及在普通讀出處理和普通數(shù)據(jù)寫入處理中選擇由外界提供的列地址信號(hào)(ADc)所指定的所述位線(DL1至DLn)之一；讀出放大器(8)鑒別在所述降壓鑒別處理中選定的所述全部(DL1至DLn)的信號(hào)電平和在所述普通讀出處理中選定的所述位線(DL1至DLn)的所述一條的信號(hào)電平；以及寫入電壓饋送(7)，在所述普通數(shù)據(jù)寫入處理中向選定的所述位線(DL1至DLn)的所述一條提供預(yù)定的電壓。
2.權(quán)利要求1的非易失半導(dǎo)體存儲(chǔ)器，其中每一所述存儲(chǔ)單元晶體管(MC11至MCmn)由具有浮置柵極和接地襯底的n溝道型場(chǎng)效應(yīng)晶體管組成；全部所述存儲(chǔ)單元晶體管(MC11至MCmn)在所述擦除脈沖施加處理中通過利用由施加給其柵極的所述第一字線電壓和施加給其源極的所述擦除脈沖所造成的雪崩擊穿將熱載流子注入所述浮置柵極來集中進(jìn)行擦除；以及在所述擦除脈沖施加處理之后執(zhí)行的所述降壓鑒別處理中，與由所述列譯碼器(4)和所述列選擇器(5)選定的全部所述位線(DL1至DLm)連接的所述讀出放大器(8)通過鑒別在全部所述位線(DL1至DLn)上流過的總電流電平來集中檢測(cè)被降壓的任何所述存儲(chǔ)單元晶體管(MC11至MCmn)，所述第二字線電壓被提供來控制所述存儲(chǔ)單元晶體管的柵極。
3.權(quán)利要求1的非易失半導(dǎo)體存儲(chǔ)器，被提供了產(chǎn)生提供給所述字線電壓發(fā)生器(3)和所述寫入電壓饋送(7)的存儲(chǔ)器控制電壓的存儲(chǔ)器控制電壓饋送，包括串接在高壓電源(Vpp)和接地端之間的第一和第二電阻(R33和R34)；第一n溝道型晶體管(Q33)，柵極與所述第一和第二電阻(R33和R34)之間的連線連接，源極與第二n溝道型晶體管(Q34)的漏極連接；第二n溝道型晶體管(Q34)，漏極與所述第一n溝道型晶體管(Q33)的源極連接，源極與提供所述存儲(chǔ)器控制電壓的輸出端(Vo)連接，柵極被施加第一基準(zhǔn)電壓(V2)；以及第三n溝道型晶體管(Q35)，漏極接地，源極與所述輸出端(Vo)連接，柵極被施加第二基準(zhǔn)電壓(V4)。
4.權(quán)利要求1的非易失半導(dǎo)體存儲(chǔ)器，被提供了產(chǎn)生提供給所述字線電壓發(fā)生器(3)和所述寫入電壓饋送(7)的存儲(chǔ)器控制電壓的存儲(chǔ)器控制電壓饋送，包括串接在高壓電源(Vpp)和接地端之間的第一和第二電阻(R33和R34)；第一n溝道型晶體管(Q33a)，柵極與所述第一和第二電阻(R33和R34)之間的連線連接，漏極接地，第二n溝道型晶體管(Q34)，漏極與高壓電源Vpp連接，源極與提供所述存儲(chǔ)器控制電壓的輸出端(Vo)連接，柵極被施加第一基準(zhǔn)電壓(V2)，以及第三n溝道型晶體管(Q35)，漏極與所述第一n溝道型晶體管(Q33a)的源極連接，源極與所述輸出端(Vo)連接，柵極被施加第二基準(zhǔn)電壓(V4)。
5.權(quán)利要求1的非易失半導(dǎo)體存儲(chǔ)器，還包括上拉電路(10)，利用其電阻值比在開放單元狀態(tài)中的所述存儲(chǔ)單元晶體管(MC11至MCmn)的電阻值足夠大的電阻R10給在所述擦除脈沖施加處理之后執(zhí)行的擦除校驗(yàn)處理中與其連接的、與所述讀出放大器(8)斷開的全部所述位線(DL1至DLn)提供正常電源電壓(Vcc)；以及“或”電路(11)，通過獲得與其連接的全部所述位線(DL1至DLn)的信號(hào)的“或”邏輯來集中地確認(rèn)與要被逐條選擇來被提供第三字線電壓的所述字線(WL1至WLm)之一連接的存儲(chǔ)單元晶體管的開放單元狀態(tài)。
6.權(quán)利要求1的非易失半導(dǎo)體存儲(chǔ)器，在該非易失半導(dǎo)體存儲(chǔ)器中所述行譯碼器(2)包括選擇全部偶數(shù)或全部奇數(shù)字線(WL1至WLm)的第一偶一奇選擇裝置；所述列譯碼器(4)包括選擇全部偶數(shù)或全部奇數(shù)位線(DL1至DLn)的第二偶一奇選擇裝置；還設(shè)置了“或”門(G11)來獲得全部所述位線(DL1至DLn)的信號(hào)的“或”邏輯；還設(shè)置了上拉電路(10)以便利用其電阻值比在開放單元狀態(tài)中的所述存儲(chǔ)單元晶體管(MC11至MCmn)的電阻值足夠大的電阻R10給被所述列譯碼器(4a)選定為要與之連接的位線(DL1至DLn)提供正常電源電壓(Vcc)；通過控制所述第一和所述第二偶一奇選擇裝置擦除行和列中的每相鄰兩個(gè)存儲(chǔ)單元晶體管(MC11至MCmn)中的一個(gè)和標(biāo)記所述每相鄰兩個(gè)存儲(chǔ)單元晶體管中的另一個(gè)來寫入校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)；在將字線電壓施加給被所述第一偶一奇選擇裝置交替控制的全部偶數(shù)和全部奇數(shù)字線(WL1至WLm)的條件下，所述讀出放大器(8)通過檢測(cè)流過與其連接的全部所述位線(DL1至DLn)的總電流電平來集中地驗(yàn)證所述校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)的被標(biāo)記的存儲(chǔ)單元晶體管的狀態(tài)；以及在將字線電壓施加給相應(yīng)于所述每一行的字線、將所述上拉電路(10)與相應(yīng)于所述每一行的被擦除存儲(chǔ)單元晶體管的一半所述位線(DL1至DLn)連接以及通過電阻將另一半所述位線(DL1至DLn)接地的條件下，利用獲取全部所述位線(DL1至DLn)的信號(hào)的“或”邏輯的所述“或”電路(11)來逐行地集中校驗(yàn)所述校驗(yàn)?zāi)Ｊ綔y(cè)試數(shù)據(jù)的每一行的被擦除存儲(chǔ)單元晶體管的狀態(tài)。
7.權(quán)利要求6的非易失半導(dǎo)體存儲(chǔ)器，其中所述“或”電路(10)包括下拉電阻(R11o至R1ne)，每一所述下拉電阻設(shè)置在每一所述位線(DL1至DLn)和所述接地端之間；以及獲取全部所述位線(DL1至DLn)的信號(hào)的“或”邏輯的“或”門。
全文摘要
為了縮短初始化時(shí)間，本發(fā)明的閃速型非易失半導(dǎo)體存儲(chǔ)器包括選擇全部字線(WL1至WLm)的行譯碼器(2)、產(chǎn)生各種電壓的字線電壓發(fā)生器(3)、選擇或不選擇全部位線(DL1至DLn)的列譯碼器(4)。通過向選定的全部字線(WL1至WLm)提供正的第一字線電壓、向源極線提供擦除電壓(Vs)和使全部位線浮置來執(zhí)行擦除脈沖施加處理。通過選擇全部位線(DL1至DLn)和向全部字線(WL1至WLm)提供第二字線電壓而利用讀出放大器(8)來執(zhí)行降壓鑒別處理。
文檔編號(hào)G11C16/06GK1146053SQ9611109
公開日1997年3月26日 申請(qǐng)日期1996年6月19日 優(yōu)先權(quán)日1995年6月20日
發(fā)明者近藤伊知良, 田中仲幸 申請(qǐng)人:日本電氣株式會(huì)社