專利名稱：低電源電壓下高效率電荷泵的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路設(shè)計(jì)技術(shù)領(lǐng)域，特別涉及低電源電壓下高效率電荷泵。
背景技術(shù)：
電荷泵電路能夠產(chǎn)生遠(yuǎn)高于電源電位的正電壓或負(fù)高壓，因而廣泛地應(yīng)用于非揮發(fā)性半導(dǎo)體存儲(chǔ)器、液晶驅(qū)動(dòng)IC和DC-DC轉(zhuǎn)換等領(lǐng)域。例如，在非揮發(fā)性存儲(chǔ)器中，電荷泵電路能提供超過IOV的正高壓，以實(shí)現(xiàn)對(duì)存儲(chǔ)單元的編程和擦除操作。電荷泵電路是一種利用電荷在電容中的積累效應(yīng)來產(chǎn)生更高電壓的電路。電容元件的電荷存儲(chǔ)特性表現(xiàn)為，如果連接電容一端的電位極性發(fā)生改變，那么電容的另一端的電位極性也會(huì)發(fā)改變，以維持電容元件中的電荷保持不變。因此，通過周期性對(duì)電容的充放電可以改變電容元件兩端的電壓。在電荷泵電路中使用時(shí)鐘信號(hào)對(duì)電容進(jìn)行充放電已為本領(lǐng)域所公知。如圖IA所示，晶體管M0-Mn SNMOS晶體管，IN輸入端接電源電壓，晶體管 M0-Mn的柵極和漏極均短接，它們串聯(lián)連接在IN輸入端與OUT輸出端之間，其作用是進(jìn)行電荷的傳輸。晶體管Mci-Mn由于其二極管式的連接方式而具有單向電荷導(dǎo)通的特性，保證了電荷只能從IN輸入端向OUT輸出端進(jìn)行單向地流動(dòng)。電容C1-Cn的一端連接時(shí)鐘信號(hào)(正相時(shí)鐘信號(hào)CLK或反相時(shí)鐘信號(hào)CLKB)，另一端連接晶體管M0-Mn的公共節(jié)點(diǎn)。另外，相鄰的電容元件被交替施加正相時(shí)鐘信號(hào)CLK和反相時(shí)鐘信號(hào)CLKB。如圖IB所示，在正相時(shí)鐘信號(hào)CLK的上升沿，正相時(shí)鐘信號(hào)CLK對(duì)第一電容C1、第三電容C3...第N-I電容CV1進(jìn)行充電，在反相時(shí)鐘信號(hào)CLKB的上升沿，反相時(shí)鐘信號(hào)CLKB對(duì)第二電容C2、第四電容C4...第 N-2電容CN_2進(jìn)行充電，第二晶體管禮、第四晶體管M4...第N-2晶體管MN_2導(dǎo)通。因此，在正相時(shí)鐘信號(hào)CLK和反相時(shí)鐘信號(hào)CLKB的交替時(shí)序控制下，電荷能夠不斷地從前一級(jí)傳輸?shù)胶笠患?jí)，最終使OUT輸出端的電壓不斷升高。然而，隨著電源電壓的下降，上述電荷泵電路的電荷傳輸效率將嚴(yán)重下降，原因是嚴(yán)重的晶體管襯偏效應(yīng)。從圖1中可以看出，二極管連接方式的晶體管在電荷傳輸過程中將存在閾值電壓的損失，并且隨著電荷泵級(jí)數(shù)的增加，后級(jí)節(jié)點(diǎn)電壓越高，電荷傳輸晶體管的襯偏效應(yīng)越嚴(yán)重，因此電荷傳輸時(shí)的閾值電壓損失越嚴(yán)重，這嚴(yán)重影響了電荷泵的傳輸效率。另一方面，電源電壓的下降加劇了電荷泵效率的下降，當(dāng)電源電壓下降至電荷傳輸管閾值電壓時(shí)，電荷泵的傳輸效率接近于零，增加電荷泵的級(jí)數(shù)將不再有意義。因此，低電源電壓下電荷傳輸晶體管的襯偏效應(yīng)成為影響電荷泵電荷傳輸效率最重要的因素。

發(fā)明內(nèi)容
本發(fā)明針對(duì)上述缺陷公開了低電源電壓下高效率電荷泵。它的結(jié)構(gòu)如下=N1-Nk-Nn 傳輸單元依次串聯(lián)連接，其中，K為1-N，電源電壓接N1傳輸單元中的第一電荷傳輸晶體管漏極和第二電荷傳輸晶體管漏極的公共節(jié)點(diǎn)，第一PMOS晶體管的漏極分別連接第M-I電容和第二 PMOS晶體管的柵極，第二 PMOS晶體管的漏極分別連接第M電容和第一 PMOS晶體管的柵極，輸出端分別連接第一 PMOS晶體管的源極、第二 PMOS晶體管的源極和Cp電容；
K為奇數(shù)時(shí)，位于隊(duì)傳輸單元上方的電容均連接反相時(shí)鐘信號(hào)和上電平位移電路， 位于Nk傳輸單元下方的電容均連接正相時(shí)鐘信號(hào)和下電平位移電路；K為偶數(shù)時(shí)，位于隊(duì)傳輸單元上方的電容均連接正相時(shí)鐘信號(hào)和上電平位移電路， 位于位于Nk傳輸單元下方的電容均連接反相時(shí)鐘信號(hào)和下電平位移電路。所述正相時(shí)鐘信號(hào)為1時(shí)，反相時(shí)鐘信號(hào)為0 ；正相時(shí)鐘信號(hào)為0時(shí)，反相時(shí)鐘信號(hào)為1。所述N1傳輸單元的結(jié)構(gòu)如下上電平位移電路的第一輸出端連接第一電荷傳輸晶體管的漏極，下電平位移電路的第一輸出端連接第二電荷傳輸晶體管的漏極，上電平位移電路的輸入端連接第一電荷傳輸晶體管的源極、電位均衡電路、下電平位移電路的第二輸出端和下一級(jí)傳輸單元的第一電荷傳輸晶體管漏極的公共節(jié)點(diǎn)，上電平位移電路的第二輸出端連接第二電荷傳輸晶體管的源極、下電平位移電路的輸入端、電位均衡電路和下一級(jí)傳輸單元的第二電荷傳輸晶體管的漏極的公共節(jié)點(diǎn)；第一電荷傳輸晶體管和第二電荷傳輸晶體管或者同時(shí)為NMOS晶體管，或者同時(shí)為PMOS晶體管；當(dāng)?shù)谝浑姾蓚鬏斁w管和第二電荷傳輸晶體管均為NMOS晶體管時(shí)，上電平位移電路的第三輸出端連接第一電荷傳輸晶體管的柵極，下電平位移電路的第三輸出端連接第二電荷傳輸晶體管的柵極，第一傳輸單元中的第一電荷傳輸晶體管襯底連接第一傳輸單元中的第二電荷傳輸晶體管襯底，第一電荷傳輸晶體管的襯底與第二電荷傳輸晶體管襯底均連接上一級(jí)傳輸單元中的第一晶體管漏極和上一級(jí)傳輸單元中的第二晶體管漏極的公共節(jié)點(diǎn)；當(dāng)?shù)谝浑姾蓚鬏斁w管和第二電荷傳輸晶體管均為PMOS晶體管時(shí)，電平位移電路的第三輸出端連接第二電荷傳輸晶體管的柵極，下電平位移電路的第三輸出端連接第一電荷傳輸晶體管的柵極，第一電荷傳輸晶體管的襯底和第二電荷傳輸晶體管襯底均連接第一晶體管漏極和第二晶體管漏極的公共節(jié)點(diǎn)。所述N2-Nn傳輸單元的結(jié)構(gòu)均與N1傳輸單元相同。所述第一晶體管和第二晶體管交叉耦合連接構(gòu)成電位均衡電路。所述上電平位移電路的結(jié)構(gòu)如下上電平位移電路的輸入端連接第一 NMOS晶體管的柵極和第三PMOS晶體管的柵極的公共節(jié)點(diǎn)，上電平位移電路的第一輸出端連接第一 NMOS晶體管的源極，上電平位移電路的第二輸出端連接第三PMOS晶體管的源極，上電平位移電路的第三輸出端連接第一 NMOS晶體管的漏極和第三PMOS晶體管的漏極的公共節(jié)點(diǎn)。所述下電平位移電路的結(jié)構(gòu)如下下電平位移電路的輸入端連接第二 NMOS晶體管的柵極和第四PMOS晶體管的柵極的公共節(jié)點(diǎn)，下電平位移電路的第一輸出端連接第二 NMOS晶體管的源極，下電平位移電路的第二輸出端連接第四PMOS晶體管的源極，下電平位移電路的第三輸出端連接第二 NMOS晶體管的漏極和第四PMOS晶體管的漏極的公共節(jié)點(diǎn)。所述第一電荷傳輸晶體管和第二電荷傳輸晶體管同時(shí)為NMOS晶體管時(shí)，第一晶體管和第二晶體管均為NMOS晶體管；第一電荷傳輸晶體管和第二電荷傳輸晶體管同時(shí)為 PMOS晶體管時(shí)，第一晶體管和第二晶體管均為PMOS晶體管。本發(fā)明的有益效果為采用對(duì)稱電路結(jié)構(gòu)，設(shè)計(jì)電平位移電路，斷開電荷傳輸晶體管二極管的連接方式，通過控制柵極電壓，提高電荷傳輸效率。同時(shí)，設(shè)計(jì)電位均衡電路，降低阱充放電電流和功耗，也能夠提高電荷泵電路電荷傳輸效率；同時(shí)可防止CMOS晶體管的Latch-up效應(yīng)，降低阱充放電噪聲，提高電路工作可靠性。對(duì)于便攜式電子設(shè)備的應(yīng)用具有重要的意義。


圖IA為傳統(tǒng)N級(jí)電荷泵電路的結(jié)構(gòu)示意圖；圖IB為時(shí)鐘信號(hào)示意2為本發(fā)明的結(jié)構(gòu)示意圖；圖3A為N1傳輸單元的結(jié)構(gòu)示意圖(第一電荷傳輸晶體管和第二電荷傳輸晶體管同時(shí)為NMOS晶體管)；圖;3B為N1傳輸單元的結(jié)構(gòu)示意圖(第一電荷傳輸晶體管和第二電荷傳輸晶體管同時(shí)為PMOS晶體管)；圖4為上電平位移電路和下電平位移電路的結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明進(jìn)一步詳細(xì)說明如圖2所示，N1-Nk-Nn傳輸單元依次串聯(lián)連接，其中，K為1_N，電源電壓VDD接N1 傳輸單元中的第一電荷傳輸晶體管21漏極和第二電荷傳輸晶體管22漏極的公共節(jié)點(diǎn)，第一 PMOS晶體管201的漏極分別連接第M-I電容Csh和第二 PMOS晶體管202的柵極，第二 PMOS晶體管202的漏極分別連接第M電容Cm和第一 PMOS晶體管201的柵極，輸出端OUT 分別連接第一 PMOS晶體管201的源極、第二 PMOS晶體管202的源極和Cp電容203 ；K為奇數(shù)時(shí)，位于Nk傳輸單元上方的電容均連接反相時(shí)鐘信號(hào)CLKB和上電平位移電路23，位于Nk傳輸單元下方的電容均連接正相時(shí)鐘信號(hào)CLK和下電平位移電路M ；K為偶數(shù)時(shí)，位于Nk傳輸單元上方的電容均連接正相時(shí)鐘信號(hào)CLK和上電平位移電路23，位于位于隊(duì)傳輸單元下方的電容均連接反相時(shí)鐘信號(hào)CLKB和下電平位移電路M。 正相時(shí)鐘信號(hào)CLK為1時(shí)，反相時(shí)鐘信號(hào)CLKB為0 ；正相時(shí)鐘信號(hào)CLK為0時(shí)，反相時(shí)鐘信號(hào)CLKB為1。如圖3A和圖;3B所示，N1傳輸單元的結(jié)構(gòu)如下上電平位移電路23的第一輸出端連接第一電荷傳輸晶體管21的漏極，下電平位移電路M的第一輸出端連接第二電荷傳輸晶體管22的漏極，上電平位移電路23的輸入端連接第一電荷傳輸晶體管21的源極、電位均衡電路25、下電平位移電路M的第二輸出端和下一級(jí)傳輸單元的第一電荷傳輸晶體管 21漏極的公共節(jié)點(diǎn)，上電平位移電路23的第二輸出端連接第二電荷傳輸晶體管22的源極、 下電平位移電路M的輸入端、電位均衡電路25和下一級(jí)傳輸單元的第二電荷傳輸晶體管 22的漏極的公共節(jié)點(diǎn)；第一電荷傳輸晶體管21和第二電荷傳輸晶體管22或者同時(shí)為NMOS晶體管，或者同時(shí)為PMOS晶體管；當(dāng)?shù)谝浑姾蓚鬏斁w管21和第二電荷傳輸晶體管22均為NMOS晶體管時(shí)，上電平位移電路23的第三輸出端連接第一電荷傳輸晶體管21的柵極，下電平位移電路M的第三輸出端連接第二電荷傳輸晶體管22的柵極，第一傳輸單元中的第一電荷傳輸晶體管21襯底連接第一傳輸單元中的第二電荷傳輸晶體管22襯底，第一電荷傳輸晶體管 21的襯底與第二電荷傳輸晶體管22襯底均連接上一級(jí)傳輸單元中的第一晶體管301漏極和上一級(jí)傳輸單元中的第二晶體管302漏極的公共節(jié)點(diǎn)； 當(dāng)?shù)谝浑姾蓚鬏斁w管21和第二電荷傳輸晶體管22均為PMOS晶體管時(shí)，電平位移電路23的第三輸出端連接第二電荷傳輸晶體管22的柵極，下電平位移電路M的第三輸出端連接第一電荷傳輸晶體管21的柵極，第一電荷傳輸晶體管21的襯底和第二電荷傳輸晶體管22襯底均連接第一晶體管301漏極和第二晶體管302漏極的公共節(jié)點(diǎn)。隊(duì)-K傳輸單元的結(jié)構(gòu)均與N1傳輸單元相同。第一晶體管301和第二晶體管302交叉耦合連接構(gòu)成電位均衡電路25。 如圖4所示，上電平位移電路23的結(jié)構(gòu)如下上電平位移電路23的輸入端連接第一 NMOS晶體管401的柵極和第三PMOS晶體管402的柵極的公共節(jié)點(diǎn)，上電平位移電路23 的第一輸出端連接第一 NMOS晶體管401的源極，上電平位移電路23的第二輸出端連接第三PMOS晶體管402的源極，上電平位移電路23的第三輸出端連接第一 NMOS晶體管401的漏極和第三PMOS晶體管402的漏極的公共節(jié)點(diǎn)。下電平位移電路M的結(jié)構(gòu)如下下電平位移電路M的輸入端連接第二 NMOS晶體管403的柵極和第四PMOS晶體管404的柵極的公共節(jié)點(diǎn)，下電平位移電路M的第一輸出端連接第二 NMOS晶體管403的源極，下電平位移電路M的第二輸出端連接第四PMOS晶體管404的源極，下電平位移電路M的第三輸出端連接第二 NMOS晶體管403的漏極和第四 PMOS晶體管404的漏極的公共節(jié)點(diǎn)。第一電荷傳輸晶體管21和第二電荷傳輸晶體管22同時(shí)為NMOS晶體管時(shí)，第一晶體管301和第二晶體管302均為NMOS晶體管；第一電荷傳輸晶體管21和第二電荷傳輸晶體管22同時(shí)為PMOS晶體管時(shí)，第一晶體管301和第二晶體管302均為PMOS晶體管。本發(fā)明的工作原理如下當(dāng)正相時(shí)鐘信號(hào)CLK為1 (對(duì)應(yīng)高電平)，反相時(shí)鐘信號(hào)CLKB為0 (對(duì)應(yīng)低電平) 時(shí)，C2電容、C3電容等進(jìn)行充電，C1電容、C4電容等進(jìn)行放電，由于電容的電荷保持特性，電容兩端的電壓不能突變，因此，第二電荷傳輸晶體管22的漏極和上電平位移電路23的輸入端將跳變到高電位；第一電荷傳輸晶體管21的漏極和下電平位移電路M的輸入端則跳變到相應(yīng)的低電位，此時(shí)電荷需要從第二電荷傳輸晶體管22的漏極傳輸?shù)较码娖轿灰齐娐?M的輸入端。此時(shí)分為以下兩種情況進(jìn)行分析1)當(dāng)?shù)谝浑姾蓚鬏斁w管21和第二電荷傳輸晶體管22均為NMOS晶體管時(shí)，在下電平位移電路M中，由于下電平位移電路M的第二輸出端連接上電平位移電路23的輸入端，下電平位移電路M的第二輸出端處于高電位狀態(tài)，第四PMOS晶體管404導(dǎo)通；由于第二電荷傳輸晶體管22的漏極連接下電平位移電路M的第一輸出端，下電平位移電路M 的第一輸出端處于高電位狀態(tài)，第二NMOS晶體管403截止，因此，高電位能夠通過第四PMOS 晶體管404傳輸?shù)降诙姾蓚鬏斁w管22的柵極，使其柵極電壓提高，從而減少了第二電荷傳輸晶體管22在電荷傳輸過程中的電壓損失。2)當(dāng)?shù)谝浑姾蓚鬏斁w管21和第二電荷傳輸晶體管22均為PMOS晶體管時(shí)，在上電平位移電路23中，由于上電平位移電路23的第二輸出端連接下電平位移電路M的輸入端，上電平位移電路23的第二輸出端處于高電位狀態(tài)，第三PMOS晶體管402截止，第一 NMOS晶體管401導(dǎo)通；因此，低電位能夠通過第一 NMOS晶體管401傳輸?shù)降诙姾蓚鬏斁w管22的柵極，使其柵極電壓降低，從而減少了第二電荷傳輸晶體管22在電荷傳輸過程中的電壓損失。當(dāng)正相時(shí)鐘信號(hào)CLK為0 (對(duì)應(yīng)低電平)，反相時(shí)鐘信號(hào)CLKB為1 (對(duì)應(yīng)高電平) 時(shí)，C2電容、C3電容等進(jìn)行放電，C1電容、C4電容等進(jìn)行充電，由于電容的電荷保持特性，電容兩端的電壓不能突變，因此，第一電荷傳輸晶體管21的漏極和下電平位移電路M的輸入端則跳變到高電位，第二電荷傳輸晶體管22的漏極和上電平位移電路23的輸入端將跳變到低電位；此時(shí)電荷需要從第一電荷傳輸晶體管21的漏極傳輸?shù)缴想娖轿灰齐娐?3的輸入端。此時(shí)分為以下兩種情況進(jìn)行分析1)當(dāng)?shù)谝浑姾蓚鬏斁w管21和第二電荷傳輸晶體管22均為NMOS晶體管時(shí)，在上電平位移電路23中，由于上電平位移電路23的第二輸出端連接下電平位移電路M的輸入端，上電平位移電路23的第二輸出端處于高電位狀態(tài)，第三PMOS晶體管402導(dǎo)通；由于第一電荷傳輸晶體管21的漏極連接上電平位移電路23的第一輸出端，上電平位移電路23 的第一輸出端處于高電位狀態(tài)，第一NMOS晶體管401截止，因此，高電位能夠通過第三PMOS 晶體管402傳輸?shù)降谝浑姾蓚鬏斁w管21的柵極，使其柵極電壓提高，從而減少了第一電荷傳輸晶體管21在電荷傳輸過程中的電壓損失。2)當(dāng)?shù)谝浑姾蓚鬏斁w管21和第二電荷傳輸晶體管22均為PMOS晶體管時(shí)，在下電平位移電路M中，由于下電平位移電路M的第二輸出端連接上電平位移電路23的輸入端，下電平位移電路M的第二輸出端處于高電位狀態(tài)，第二 PMOS晶體管402截止，第一 NMOS晶體管401導(dǎo)通；因此，低電位能夠通過第一 NMOS晶體管401傳輸?shù)降诙姾蓚鬏斁w管22的柵極，使其柵極電壓降低，從而減少了第二電荷傳輸晶體管22在電荷傳輸過程中的電壓損失。綜上所述，在傳輸單元中設(shè)計(jì)結(jié)構(gòu)對(duì)稱的上電平位移電路23和下電平位移電路 M，第一電荷傳輸晶體管21和第二電荷傳輸晶體管22將前一級(jí)傳輸單元的電荷傳輸?shù)胶笠患?jí)傳輸單元，實(shí)現(xiàn)電荷不間斷傳輸；上電平位移電路23和下電平位移電路M通過相應(yīng)的時(shí)序控制改變第一電荷傳輸晶體管21柵極電壓和第二電荷傳輸晶體管22柵極電壓，提高了電荷傳輸效率。電位均衡電路的工作原理如下當(dāng)正相時(shí)鐘信號(hào)CLK為1(對(duì)應(yīng)高電平)，反相時(shí)鐘信號(hào)CLKB為0 (對(duì)應(yīng)低電平)時(shí)，上電平位移電路23的輸入端的電位高于下電平位移電路M的輸入端電位，此時(shí)分為以下兩種情況進(jìn)行分析1)當(dāng)?shù)谝浑姾蓚鬏斁w管21和第二電荷傳輸晶體管22均為NMOS晶體管時(shí)，第一晶體管301和第二晶體管302均為NMOS晶體管，第一晶體管301關(guān)斷，第二晶體管302導(dǎo)通，下電平位移電路M的輸入端的電壓輸出到下一級(jí)傳輸單元中電荷傳輸晶體管的襯底。2·)當(dāng)?shù)谝浑姾蓚鬏斁w管21和第二電荷傳輸晶體管22均為PMOS晶體管時(shí)，第一晶體管301和第二晶體管302均為PMOS晶體管，第一晶體管301導(dǎo)通，第二晶體管302關(guān)斷，上電平位移電路23的輸入端的電壓輸出到本級(jí)傳輸單元中電荷傳輸晶體管的襯底。當(dāng)正相時(shí)鐘信號(hào)CLK為0 (對(duì)應(yīng)低電平)，反相時(shí)鐘信號(hào)CLKB為1 (對(duì)應(yīng)高電平) 時(shí)，下電平位移電路M的輸入端的電位高于上電平位移電路23的輸入端電位，此時(shí)分為以下兩種情況進(jìn)行分析1)當(dāng)?shù)谝浑姾蓚鬏斁w管21和第二電荷傳輸晶體管22均為NMOS晶體管時(shí)，第一晶體管301和第二晶體管302均為NMOS晶體管，第一晶體管301導(dǎo)通，第二晶體管302關(guān)斷，上電平位移電路23的輸入端的電壓輸出到下一級(jí)傳輸單元中電荷傳輸晶體管的襯底。幻當(dāng)?shù)谝浑姾蓚鬏斁w管21和第二電荷傳輸晶體管22均為PMOS晶體管時(shí)，第一晶體管301和第二晶體管302均為PMOS晶體管，第一晶體管301關(guān)斷，第二晶體管302 導(dǎo)通，下電平位移電路M的輸入端的電壓輸出到本級(jí)傳輸單元中電荷傳輸晶體管的襯底。
由于電路結(jié)構(gòu)的對(duì)稱性，上電平位移電路23的輸入端和下電平位移電路M的輸入端的電壓幅值相等，相位相反，因而降低了下一級(jí)傳輸單元中電荷傳輸晶體管的襯底阱的充放電電流，提高電荷泵電路電荷傳輸效率，降低功耗；同時(shí)可防止CMOS晶體管的 Latch-up效應(yīng)，降低阱充放電噪聲，提高電路工作可靠性。
權(quán)利要求
1.低電源電壓下高效率電荷泵，其特征在于，它的結(jié)構(gòu)如下=N1-Nk-K傳輸單元依次串聯(lián)連接，其中，K為1-N，電源電壓(VDD)接N1傳輸單元中的第一電荷傳輸晶體管漏極和第二電荷傳輸晶體管0 漏極的公共節(jié)點(diǎn)，第一 PMOS晶體管O01)的漏極分別連接第 M-I電容(Csh)和第二 PMOS晶體管Q02)的柵極，第二 PMOS晶體管Q02)的漏極分別連接第M電容(Cm)和第一 PMOS晶體管O01)的柵極，輸出端(OUT)分別連接第一 PMOS晶體管 (201)的源極、第二 PMOS晶體管Q02)的源極和CP電容Q03)；K為奇數(shù)時(shí)，位于Nk傳輸單元上方的電容均連接反相時(shí)鐘信號(hào)(CLKB)和上電平位移電路(23)，位于Nk傳輸單元下方的電容均連接正相時(shí)鐘信號(hào)(CLK)和下電平位移電路04)；K為偶數(shù)時(shí)，位于Nk傳輸單元上方的電容均連接正相時(shí)鐘信號(hào)(CLK)和上電平位移電路(23)，位于位于Nk傳輸單元下方的電容均連接反相時(shí)鐘信號(hào)(CLKB)和下電平位移電路 04)。
2.根據(jù)權(quán)利要求1所述的低電源電壓下高效率電荷泵，其特征在于，所述正相時(shí)鐘信號(hào)(CLK)為1時(shí)，反相時(shí)鐘信號(hào)(CLKB)為O ；正相時(shí)鐘信號(hào)(CLK)為O時(shí)，反相時(shí)鐘信號(hào) (CLKB)為 1。
3.根據(jù)權(quán)利要求1所述的低電源電壓下高效率電荷泵，其特征在于，所述N1傳輸單元的結(jié)構(gòu)如下上電平位移電路03)的第一輸出端連接第一電荷傳輸晶體管的漏極， 下電平位移電路04)的第一輸出端連接第二電荷傳輸晶體管0 的漏極，上電平位移電路的輸入端連接第一電荷傳輸晶體管的源極、電位均衡電路(25)、下電平位移電路04)的第二輸出端和下一級(jí)傳輸單元的第一電荷傳輸晶體管漏極的公共節(jié)點(diǎn)，上電平位移電路的第二輸出端連接第二電荷傳輸晶體管0 的源極、下電平位移電路 (24)的輸入端、電位均衡電路0 和下一級(jí)傳輸單元的第二電荷傳輸晶體管0 的漏極的公共節(jié)點(diǎn)；第一電荷傳輸晶體管和第二電荷傳輸晶體管0 或者同時(shí)為NMOS晶體管，或者同時(shí)為PMOS晶體管；當(dāng)?shù)谝浑姾蓚鬏斁w管和第二電荷傳輸晶體管02)均為NMOS 晶體管時(shí)，上電平位移電路的第三輸出端連接第一電荷傳輸晶體管的柵極，下電平位移電路04)的第三輸出端連接第二電荷傳輸晶體管0 的柵極，第一傳輸單元中的第一電荷傳輸晶體管襯底連接第一傳輸單元中的第二電荷傳輸晶體管0 襯底，第一電荷傳輸晶體管的襯底與第二電荷傳輸晶體管0 襯底均連接上一級(jí)傳輸單元中的第一晶體管(301)漏極和上一級(jí)傳輸單元中的第二晶體管(30 漏極的公共節(jié)點(diǎn)；當(dāng)?shù)谝浑姾蓚鬏斁w管和第二電荷傳輸晶體管0 均為PMOS晶體管時(shí)，電平位移電路的第三輸出端連接第二電荷傳輸晶體管0 的柵極，下電平位移電路04)的第三輸出端連接第一電荷傳輸晶體管的柵極，第一電荷傳輸晶體管的襯底和第二電荷傳輸晶體管0 襯底均連接第一晶體管(301)漏極和第二晶體管(30 漏極的公 ^^ T^ 點(diǎn)。
4.根據(jù)權(quán)利要求3所述的低電源電壓下高效率電荷泵，其特征在于，所述傳輸單元的結(jié)構(gòu)均與N1傳輸單元相同。
5.根據(jù)權(quán)利要求3所述的低電源電壓下高效率電荷泵，其特征在于，所述第一晶體管 (301)和第二晶體管(30 交叉耦合連接構(gòu)成電位均衡電路05)。
6.根據(jù)權(quán)利要求3所述的低電源電壓下高效率電荷泵，其特征在于，所述上電平位移電路03)的結(jié)構(gòu)如下上電平位移電路03)的輸入端連接第一 NMOS晶體管001)的柵極和第三PMOS晶體管002)的柵極的公共節(jié)點(diǎn)，上電平位移電路的第一輸出端連接第一 NMOS晶體管001)的源極，上電平位移電路的第二輸出端連接第三PMOS晶體管 (402)的源極，上電平位移電路的第三輸出端連接第一NMOS晶體管001)的漏極和第三PMOS晶體管002)的漏極的公共節(jié)點(diǎn)。
7.根據(jù)權(quán)利要求3所述的低電源電壓下高效率電荷泵，其特征在于，所述下電平位移電路04)的結(jié)構(gòu)如下下電平位移電路04)的輸入端連接第二 NMOS晶體管003)的柵極和第四PMOS晶體管004)的柵極的公共節(jié)點(diǎn)，下電平位移電路04)的第一輸出端連接第二 NMOS晶體管(403)的源極，下電平位移電路04)的第二輸出端連接第四PMOS晶體管 (404)的源極，下電平位移電路04)的第三輸出端連接第二NMOS晶體管(403)的漏極和第四PMOS晶體管004)的漏極的公共節(jié)點(diǎn)。
8.根據(jù)權(quán)利要求3所述的低電源電壓下高效率電荷泵，其特征在于，所述第一電荷傳輸晶體管和第二電荷傳輸晶體管0 同時(shí)為NMOS晶體管時(shí)，第一晶體管(301)和第二晶體管(30 均為NMOS晶體管；第一電荷傳輸晶體管和第二電荷傳輸晶體管02) 同時(shí)為PMOS晶體管時(shí)，第一晶體管(301)和第二晶體管(30 均為PMOS晶體管。
全文摘要
本發(fā)明公開了屬于集成電路設(shè)計(jì)技術(shù)領(lǐng)域的低電源電壓下高效率電荷泵。本發(fā)明的連接關(guān)系如下N1-NK-NN傳輸單元依次串聯(lián)連接，其中，K為1-N，傳輸單元分別通過電容與正相時(shí)鐘信號(hào)和反相時(shí)鐘信號(hào)相連；本發(fā)明的有益效果為采用對(duì)稱電路結(jié)構(gòu)，設(shè)計(jì)電平位移電路，斷開電荷傳輸晶體管二極管的連接方式，通過控制柵極電壓，提高電荷傳輸效率。同時(shí)，設(shè)計(jì)電位均衡電路，降低阱充放電電流和功耗，也能夠提高電荷泵電路電荷傳輸效率；同時(shí)可防止CMOS晶體管的Latch-up效應(yīng)，降低阱充放電噪聲，提高電路工作可靠性。對(duì)于便攜式電子設(shè)備的應(yīng)用具有重要的意義。
文檔編號(hào)H02M3/07GK102281000SQ20111021209
公開日2011年12月14日 申請(qǐng)日期2011年7月27日 優(yōu)先權(quán)日2011年7月27日
發(fā)明者周潤(rùn)德, 潘立陽, 王雪強(qiáng) 申請(qǐng)人:清華大學(xué)