相關(guān)申請(qǐng)的交叉引用

本申請(qǐng)要求2016年2月17日提交的申請(qǐng)?zhí)枮?0-2016-0018201的韓國(guó)申請(qǐng)的優(yōu)先權(quán)，其通過引用整體合并于此。

本公開的各種實(shí)施例涉及非易失性存儲(chǔ)器件，更具體地，涉及單層多晶硅(single-poly)非易失性存儲(chǔ)單元。

背景技術(shù)：

眾所周知的是，非易失性存儲(chǔ)器件可以被用作片上系統(tǒng)(soc)嵌入式存儲(chǔ)器。然而，常規(guī)的存儲(chǔ)器件通過使用雙層多晶硅工藝而非使用標(biāo)準(zhǔn)互補(bǔ)金屬氧化物半導(dǎo)體(cmos)工藝來制造。因此，在應(yīng)用于具有嵌入式存儲(chǔ)器的常規(guī)非易失性存儲(chǔ)器件時(shí)存在限制。此外，當(dāng)非易失性存儲(chǔ)器件以層疊結(jié)構(gòu)形成時(shí)，制造工藝變得復(fù)雜，因?yàn)榉珠_執(zhí)行多晶硅沉積工藝和刻蝕工藝以形成浮柵和控制柵極。另外，由于浮柵和控制柵極以層疊結(jié)構(gòu)形成，因此在制造工藝中(尤其是在刻蝕工藝中)很可能出現(xiàn)對(duì)不準(zhǔn)，從而降低產(chǎn)品合格率。相應(yīng)地，提出了可以通過標(biāo)準(zhǔn)cmos工藝來制造的單層多晶硅非易失性存儲(chǔ)器件。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)一個(gè)實(shí)施例，一種單層多晶硅非易失性存儲(chǔ)單元包括耦合電容器、單元晶體管和選擇晶體管。單元晶體管具有浮柵、第一源極和第一漏極。浮柵經(jīng)由耦合電容器來耦接到陣列控制柵極/源極線。第一源極耦接到陣列控制柵極/源極線。選擇晶體管具有選擇柵極、第二源極和第二漏極。選擇柵極耦接到字線。第二源極耦接到第一漏極。第二漏極耦接到位線。

根據(jù)一個(gè)實(shí)施例，一種單層多晶硅非易失性存儲(chǔ)單元包括：第一p型阱區(qū)和第二p型阱區(qū)，第一p型阱區(qū)和第二p型阱區(qū)設(shè)置在n型半導(dǎo)體區(qū)中且彼此間隔開，其中，第一有源區(qū)、第二有源區(qū)和第三有源區(qū)形成在第一p型阱區(qū)中且彼此間隔開，其中，第四有源區(qū)形成在第二p型阱區(qū)中；第一n⁺型結(jié)區(qū)和第二n⁺型結(jié)區(qū)，第一n⁺型結(jié)區(qū)和第二n⁺型結(jié)區(qū)設(shè)置在第一有源區(qū)中且通過耦合/溝道區(qū)來彼此間隔開；第三n⁺型結(jié)區(qū)和第四n⁺型結(jié)區(qū)，第三n⁺型結(jié)區(qū)和第四n⁺型結(jié)區(qū)設(shè)置在第二有源區(qū)中且通過溝道區(qū)來彼此間隔開；第一p⁺接觸區(qū)，設(shè)置在第三有源區(qū)中；第二p⁺接觸區(qū)，耦接到第四有源區(qū)中的隧道區(qū)；讀取選擇柵極層，設(shè)置在溝道區(qū)之上；浮柵層，設(shè)置在耦合/溝道區(qū)之上且延伸至隧道區(qū)之上；以及互連，將第二n⁺型結(jié)區(qū)連接到第三n⁺型結(jié)區(qū)。

附圖說明

基于附圖和所附詳細(xì)描述，本發(fā)明構(gòu)思的各種實(shí)施例將變得更加明顯，其中：

圖1是圖示根據(jù)一個(gè)實(shí)施例的單層多晶硅非易失性存儲(chǔ)單元的等效電路圖；

圖2是圖示圖1的單層多晶硅非易失性存儲(chǔ)單元的編程操作的電路圖；

圖3是圖示圖1的單層多晶硅非易失性存儲(chǔ)單元的擦除操作的電路圖；

圖4是圖示圖1的單層多晶硅非易失性存儲(chǔ)單元的讀取操作的電路圖；

圖5是圖示根據(jù)一個(gè)實(shí)施例的單層多晶硅非易失性存儲(chǔ)單元的布局圖；

圖6是沿圖5的i-i’線截取的剖視圖，且圖示了圖5的單層多晶硅非易失性存儲(chǔ)單元的耦合電容器和讀取單元晶體管；

圖7是沿圖5的ii-ii’線截取的剖視圖，且圖示了圖5的單層多晶硅非易失性存儲(chǔ)單元的讀取選擇晶體管；

圖8是沿圖5的iii-iii’線截取的剖視圖，且圖示了圖5的單層多晶硅非易失性存儲(chǔ)單元的隧道電容器；

圖9至圖11是圖示圖5的單層多晶硅非易失性存儲(chǔ)單元的編程操作的剖視圖；

圖12至圖14是圖示圖5的單層多晶硅非易失性存儲(chǔ)單元的擦除操作的剖視圖；

圖15和圖16是圖示圖5的編程了的單層多晶硅非易失性存儲(chǔ)單元的讀取操作的剖視圖；以及

圖17是圖示圖5的擦除了的單層多晶硅非易失性存儲(chǔ)單元的讀取操作的剖視圖。

具體實(shí)施方式

在下面的對(duì)實(shí)施例的描述中，將理解的是，術(shù)語“第一”和“第二”意在識(shí)別元件，而非用來限定僅該元件自身或者意味著特定順序。此外，當(dāng)元件被稱作位于另一元件“上”、“之上”、“以上”、“之下”或“下面”時(shí)，其意在指相對(duì)位置關(guān)系，而非用來限制特定的情形，在這些情形中，該元件直接接觸另一元件，或者在其間存在至少一個(gè)中間元件。因此，諸如“上”、“之上”、“以上”、“之下”或“下面”、“以下”等的術(shù)語在本文中僅用于描述特定實(shí)施例的目的，而非意在限制本公開的范圍。此外，當(dāng)元件被稱作“連接”或“耦接”到另一元件時(shí)，該元件可以電氣地或機(jī)械地直接連接或耦接到另一元件，或者可以通過在其間放置另一元件而形成連接關(guān)系或耦接關(guān)系。

圖1是根據(jù)一個(gè)實(shí)施例的單層多晶硅非易失性存儲(chǔ)單元100的等效電路圖。參加圖1，單層多晶硅非易失性存儲(chǔ)單元100包括單元晶體管110、選擇晶體管120和耦合電容器130。

單元晶體管110具有浮柵fg、第一源極s1和第一漏極d1。浮柵fg經(jīng)由耦合電容器130耦接到陣列控制柵極/源極線acg/sl。陣列控制柵極/源極線acg/sl直接耦接到第一源極s1。單元晶體管110的塊體耦接到隧道線tun。

選擇晶體管120具有選擇柵極sg、第二源極s2和第二漏極d2。選擇柵極sg耦接到字線wl。第二源極s2耦接到單元晶體管110的第一漏極d1。第二漏極d2耦接到位線bl。單元晶體管110和選擇晶體管120可以由n溝道型mos晶體管組成。

圖2是圖示根據(jù)一個(gè)實(shí)施例的單層多晶硅非易失性存儲(chǔ)單元100的編程操作的電路圖。與圖1中所使用的相同的附圖標(biāo)記表示相同的元件。參加圖2，為了對(duì)單層多晶硅非易失性存儲(chǔ)單元100進(jìn)行編程，分別給陣列控制柵極/源極線acg/sl和給隧道線tun施加正編程電壓+vpp和負(fù)編程電壓-vpp。正編程電壓+vpp與負(fù)編程電壓-vpp可以具有相同的值和相反的極性。在另一實(shí)施例中，正編程電壓+vpp與負(fù)編程電壓-vpp可以具有彼此不同的值。正編程電壓+vpp和負(fù)編程電壓-vpp具有這樣的值或水平，該值或水平使得塊體中的電子因負(fù)編程電壓-vpp與通過正編程電壓+vpp耦接到浮柵fg的耦合電壓之間的電勢(shì)差而通過福勒-諾得海姆(fowler-nordheim，f-n)隧道機(jī)制而被隧穿到浮柵fg。在一個(gè)實(shí)施例中，正編程電壓+vpp和負(fù)編程電壓-vpp可以分別為大約+5v或大約-5v。施加地電壓(例如，0v)給字線wl和位線bl。相應(yīng)地，在編程操作期間選擇晶體管120關(guān)斷。

正編程耦合電壓+vcp被誘生給單元晶體管100的浮柵fg。正編程耦合電壓+vcp可以通過耦合電容器130的耦合操作和經(jīng)由陣列控制柵極/源極線acg/sl而施加的正編程電壓+vpp來誘生。正編程耦合電壓+vcp與負(fù)編程電壓-vpp之間的電勢(shì)差產(chǎn)生在單元晶體管110的浮柵fg與塊體之間。塊體中的電子通過該電勢(shì)差而被f-n隧穿至浮柵fg中。由于電子注入至浮柵fg中，因此單元晶體管110的閾值電壓上升，從而單層多晶硅非易失性存儲(chǔ)單元100可以具有截止單元態(tài)的編程態(tài)。

圖3是圖示根據(jù)一個(gè)實(shí)施例的單層多晶硅非易失性存儲(chǔ)單元100的擦除操作的電路圖。與圖1中所使用的相同的附圖標(biāo)記表示相同的元件。參加圖3，為了擦除單層多晶硅非易失性存儲(chǔ)單元100，分別給陣列控制柵極/源極線acg/sl和給隧道線tun施加負(fù)擦除電壓-vee和正擦除電壓+vee。

負(fù)擦除電壓-vee與正擦除電壓+vee可以具有相同的值和相反的極性。在另一實(shí)施例中，負(fù)擦除電壓-vee和正擦除電壓+vee可以具有彼此不同的值。負(fù)擦除電壓-vee和正擦除電壓+vee可以具有這樣的值：該值使得注入至浮柵fg中的電子通過正擦除電壓+vee與負(fù)擦除電壓-vee耦接到浮柵fg的耦合電壓之間的電勢(shì)差而被f-n隧穿到塊體，此外，使得塊體中的空穴被f-n隧穿到浮柵fg，以及使得具有負(fù)閾值電壓。在一個(gè)實(shí)施例中，負(fù)擦除電壓-vee和正擦除電壓+vee可以分別為大約-5v和大約+5v。將地電壓(例如，0v)施加給字線wl和位線bl。相應(yīng)地，在擦除操作期間選擇晶體管120關(guān)斷。

負(fù)擦除耦合電壓-vce被誘生給單元晶體管110的浮柵fg。負(fù)擦除耦合電壓-vce可以通過耦合電容器130的耦合操作和經(jīng)由陣列控制柵極/源極線acg/sl而施加的負(fù)擦除電壓-vee來誘生。負(fù)擦除耦合電壓-vce與正擦除電壓+vee之間的電勢(shì)差產(chǎn)生于單元晶體管110的浮柵fg與塊體之間，且注入至浮柵fg中的電子通過該電勢(shì)差而被f-n隧穿至塊體中。塊體中的空穴被額外地f-n隧穿至浮柵fg中，使得單元晶體管110具有負(fù)閾值電壓。由于單元晶體管110具有負(fù)閾值電壓，因此單層多晶硅非易失性存儲(chǔ)單元100可以具有導(dǎo)通單元態(tài)的擦除態(tài)。

圖4是圖示根據(jù)一個(gè)實(shí)施例的單層多晶硅非易失性存儲(chǔ)單元100的讀取操作的電路圖。與圖1中所使用的相同的附圖標(biāo)記表示相同的元件。參見圖4，為了讀取單層多晶硅非易失性存儲(chǔ)單元100，施加地電壓(例如，0v)給陣列控制柵極/源極線sl和隧道線tun。分別給字線wl和給位線bl施加正讀取選擇電壓+vrs和負(fù)讀取位線電壓+vrb。

正讀取選擇電壓+vrs具有能夠使選擇晶體管120導(dǎo)通的值。在一個(gè)實(shí)施例中，正讀取選擇電壓+vrs可以為大約+3.3v。正讀取位線電壓+vrb具有這樣的值：當(dāng)單元晶體管110和選擇晶體管120二者都導(dǎo)通時(shí)，該值使得電流在單元晶體管110的第一源極s1與選擇晶體管120的第二漏極d2之間流動(dòng)。在一個(gè)實(shí)施例中，正讀取位線電壓+vrb可以為大約+1v。

0v的電壓被誘生給單元晶體管110的浮柵fg。選擇晶體管120導(dǎo)通，且在第二源極s2與第二漏極d2之間形成電流路徑。相應(yīng)地，在陣列控制柵極/源極線acg/sl與位線bl之間是否有電流流動(dòng)通過單元晶體管110的狀態(tài)來判斷。

在一個(gè)實(shí)施例中，當(dāng)單元晶體管110處于編程態(tài)(即，處于截止單元態(tài))時(shí)，單元晶體管110維持關(guān)斷狀態(tài)，且在陣列控制柵極/源極線acg/sl與位線bl之間電流不流動(dòng)。在一個(gè)實(shí)施例中，當(dāng)單元晶體管110處于擦除態(tài)(即，處于導(dǎo)通單元態(tài))時(shí)，單元晶體管110維持導(dǎo)通態(tài)，且在陣列控制柵極/源極線acg/sl與位線bl之間電流流動(dòng)。這樣，可以根據(jù)在陣列控制柵極/源極線acg/sl與位線bl之間電流是否流動(dòng)來讀取單層多晶硅非易失性存儲(chǔ)單元100的狀態(tài)。

圖5是圖示根據(jù)一個(gè)實(shí)施例的單層多晶硅非易失性存儲(chǔ)單元200的平面結(jié)構(gòu)的布局圖。參見圖5，單層多晶硅非易失性存儲(chǔ)單元200包括設(shè)置在n型半導(dǎo)體區(qū)(例如，深的n阱區(qū)204)中的第一p型阱區(qū)211和第二p型阱區(qū)212。在一個(gè)實(shí)施例中，第一p型阱區(qū)211可以具有箱形的平面形狀。在一個(gè)實(shí)施例中，第二p型阱區(qū)212可以具有沿第一方向延長(zhǎng)的線條形狀的平面形狀。

第一p型阱區(qū)211與第二p型阱區(qū)212沿與第一方向交叉的第二方向彼此間隔開。耦合電容器、讀取單元晶體管和讀取選擇晶體管設(shè)置在第一p型阱區(qū)211中。隧道電容器設(shè)置在第二p型阱區(qū)212中。讀取單元晶體管執(zhí)行單層多晶硅非易失性存儲(chǔ)單元200的讀取操作。隧道電容器執(zhí)行單層多晶硅非易失性存儲(chǔ)單元200的編程操作和讀取操作。

在第一p型阱區(qū)211中，第一有源區(qū)231、第二有源區(qū)232和第三有源區(qū)233彼此間隔開。第一有源區(qū)231至第三有源區(qū)233可以分別通過溝槽隔離層來限定。

第一n⁺型結(jié)區(qū)251和第二n⁺型結(jié)區(qū)252設(shè)置在第一有源區(qū)231中。第一n⁺型結(jié)區(qū)251與第二n⁺型結(jié)區(qū)252彼此間隔開。第一n⁺型結(jié)區(qū)251圍繞第二n⁺型結(jié)區(qū)252。第一n⁺結(jié)區(qū)251與第二n⁺結(jié)區(qū)252之間的區(qū)域可以被定義為耦合/溝道區(qū)。

在編程操作中以及擦除操作中，耦合/溝道區(qū)用作耦合電容器的電極之一。在讀取操作中，耦合/溝道區(qū)用作讀取單元晶體管的溝道區(qū)。在讀取操作中，第一n⁺型結(jié)區(qū)251和第二n⁺型結(jié)區(qū)252分別用作單元晶體管的源極區(qū)和漏極區(qū)。第一n⁺型結(jié)區(qū)251可以耦合到陣列控制柵極/源極線acg/sl。

第三n⁺型結(jié)區(qū)253和第四n⁺型結(jié)區(qū)254設(shè)置在第二有源區(qū)232中。在一個(gè)實(shí)施例中，第三n⁺型結(jié)區(qū)253和第四n⁺型結(jié)區(qū)254可以分別為讀取選擇晶體管的源極區(qū)和漏極區(qū)。在第二有源區(qū)232的兩個(gè)邊沿區(qū)中，第三n⁺型結(jié)區(qū)253和第四n⁺型結(jié)區(qū)254彼此間隔開。第三n⁺型結(jié)區(qū)253和第四n⁺型結(jié)區(qū)254之間的區(qū)域可以被定義為溝道區(qū)。

在讀取操作中，溝道區(qū)用作讀取選擇晶體管的溝道區(qū)。讀取選擇柵極層292設(shè)置在溝道區(qū)之上。雖然未示出，但是絕緣層可以設(shè)置在溝道區(qū)與讀取選擇柵極層292之間。讀取選擇柵極層292耦接到字線wl。第四n⁺型結(jié)區(qū)254耦接到位線bl。第三n⁺型結(jié)區(qū)253經(jīng)由互連310而直接耦接到第一有源區(qū)231中的第二n⁺型結(jié)區(qū)252。

第一p⁺型接觸區(qū)261設(shè)置在第三有源區(qū)233中。第一p⁺型接觸區(qū)261耦接到陣列控制柵極/源極線acg/sl。即，第一p⁺型接觸區(qū)261共同耦接到第一n⁺型結(jié)區(qū)251和陣列控制柵極/源極線acg/sl。相應(yīng)地，經(jīng)由陣列控制柵極/源極線acg/sl而施加的偏置經(jīng)由第三有源區(qū)233中的第一p⁺型接觸區(qū)261而被施加給第一p型阱區(qū)211，且該偏置也被施加給第一有源區(qū)231中的第一n⁺型結(jié)區(qū)251。

浮柵層282設(shè)置在第一有源區(qū)231中的第一n⁺型結(jié)區(qū)251與第二n⁺型結(jié)區(qū)252之間的區(qū)域(即，耦合/溝道區(qū))之上。雖然未示出，但是絕緣層可以設(shè)置在耦合/溝道區(qū)與浮柵層282之間。

浮柵層282被設(shè)置成處于浮置狀態(tài)，且不直接耦接到任何偏置供應(yīng)線。浮柵層282通過第一p型阱區(qū)211，并延伸到第二p型阱區(qū)212。浮柵層282與設(shè)置在第二p型阱區(qū)212中的第四有源區(qū)234相交。第二p⁺型接觸區(qū)262和隧道區(qū)設(shè)置在第四有源區(qū)234中。浮柵層282沿垂直方向與隧道區(qū)交疊。第二p⁺型接觸區(qū)262可以耦接到隧道線tun。

這樣，在根據(jù)該實(shí)施例的單層多晶硅非易失性存儲(chǔ)單元200中，耦合電容器、讀取單元晶體管和讀取選擇晶體管共同設(shè)置在第一p型阱區(qū)211中。相應(yīng)地，與其中耦合電容器設(shè)置在一個(gè)p型阱區(qū)中而讀取單元晶體管和讀取選擇晶體管分開設(shè)置在不同的p型阱區(qū)中的情況相比，可以減小單層多晶硅非易失性存儲(chǔ)單元200的面積。

圖6是沿圖5的i-i’線截取的剖視圖，且圖示了根據(jù)一個(gè)實(shí)施例的單層多晶硅非易失性存儲(chǔ)單元的耦合電容器430和讀取單元晶體管410的剖面結(jié)構(gòu)。與圖5中所使用的相同的附圖標(biāo)記表示相同的元件。

參見圖6，n型半導(dǎo)體區(qū)(例如，深的n阱區(qū)204)設(shè)置在襯底202上。第一p型阱區(qū)211設(shè)置在深的n阱區(qū)204的上部區(qū)域中。在第一p型阱區(qū)211的上部區(qū)域中，第一有源區(qū)231與第三有源區(qū)233沿第二方向彼此間隔開。第一有源區(qū)231和第三有源區(qū)233通過溝槽隔離層206來限定。

第一n⁺型結(jié)區(qū)251和第二n⁺型結(jié)區(qū)252設(shè)置在第一有源區(qū)231的上部區(qū)域中。如參照?qǐng)D5所述，第一n⁺型結(jié)區(qū)251圍繞第二n⁺型結(jié)區(qū)252。第一n⁺型結(jié)區(qū)251與第二n⁺型結(jié)區(qū)252通過耦合/溝道區(qū)301而彼此間隔開。第一柵極絕緣層281和浮柵層282設(shè)置在耦合/溝道區(qū)301之上。第一p⁺型接觸區(qū)261設(shè)置在第三有源區(qū)233之上。第一有源區(qū)231中的第一n⁺型結(jié)區(qū)251和第三有源區(qū)233中的第一p⁺型接觸區(qū)261共同耦接到陣列控制柵極/源極線acg/sl。

耦合/溝道區(qū)301、第一柵極絕緣層281和浮柵層282的層疊結(jié)構(gòu)構(gòu)成mos電容器結(jié)構(gòu)的耦合電容器430。耦合/溝道區(qū)301和浮柵層282分別構(gòu)成耦合電容器430的第一電極和第二電極。在單層多晶硅非易失性存儲(chǔ)單元的編程操作和擦除操作中，施加給陣列控制柵極/源極線acg/sl的偏置電壓經(jīng)由第一p⁺型接觸區(qū)261而被誘生給耦合/溝道區(qū)301。通過耦合電容器430的耦合操作，耦合到該偏置電壓的耦合電壓可以被誘生給浮柵層282。

第一n⁺型結(jié)區(qū)251、第二n⁺型結(jié)區(qū)252、耦合/溝道區(qū)301、第一柵極絕緣層281和浮柵層282構(gòu)成n溝道型mos晶體管的讀取單元晶體管410。第一n⁺型結(jié)區(qū)251和第二n⁺型結(jié)區(qū)252可以分別為讀取單元晶體管410的源極區(qū)和漏極區(qū)。如圖中的虛線所示，第二n⁺型結(jié)區(qū)252直接耦接到第三n⁺型結(jié)區(qū)253。

當(dāng)在第一n⁺型結(jié)區(qū)251與第二n⁺型結(jié)區(qū)252之間產(chǎn)生了具有預(yù)定值的電勢(shì)差，且讀取電壓(例如，0v的耦合電壓)被誘生給浮柵層282時(shí)，根據(jù)耦合/溝道區(qū)301處的閾值電壓的極性，電流在陣列控制柵極/源極線acg/sl與互連310之間流動(dòng)或者不流動(dòng)。

在一個(gè)實(shí)施例中，當(dāng)單層多晶硅非易失性存儲(chǔ)單元處于編程態(tài)時(shí)，即，當(dāng)耦合/溝道區(qū)301的閾值電壓具有正極性且0v的耦合電壓被誘生給浮柵層282時(shí)，在陣列控制柵極/源極線acg/sl與互連310之間電流不流動(dòng)。然而，當(dāng)單層多晶硅非易失性存儲(chǔ)單元處于擦除態(tài)時(shí)，即，當(dāng)耦合/溝道區(qū)301的閾值電壓具有負(fù)的極性且0v的耦合電壓被誘生給浮柵層282時(shí)，在陣列控制柵極/源極線acg/sl與互連310之間電流流動(dòng)。這樣，單層多晶硅非易失性存儲(chǔ)單元的狀態(tài)可以通過讀取單元晶體管410的操作來讀取。

圖7是沿圖5的ii-ii’線截取的剖視圖，且圖示了根據(jù)一個(gè)實(shí)施例的單層多晶硅非易失性存儲(chǔ)單元的讀取選擇晶體管420的剖面結(jié)構(gòu)。與圖5和圖6相同的附圖標(biāo)記表示相同的元件?？梢允÷詫?duì)一些元件的重復(fù)描述。

參見圖7，第三n⁺型結(jié)區(qū)253和第四n⁺型結(jié)區(qū)254設(shè)置在第一p型阱區(qū)211的上部區(qū)域中的第二有源區(qū)232中。第三n⁺型結(jié)區(qū)253與第四n⁺型結(jié)區(qū)254通過溝道區(qū)302而彼此間隔開。第二柵極絕緣層291和讀取選擇柵極層292設(shè)置在溝道區(qū)302之上。讀取選擇柵極層292耦接到字線wl。第四n⁺型結(jié)區(qū)254耦接到位線bl。第三n⁺型結(jié)區(qū)253、第四n⁺型結(jié)區(qū)254、溝道區(qū)302、第二柵極絕緣層291和讀取選擇柵極層292構(gòu)成n溝道型mos晶體管的讀取選擇晶體管420。第三n⁺型結(jié)區(qū)253和第四n⁺型結(jié)區(qū)254可以分別為讀取選擇晶體管420的源極區(qū)和漏極區(qū)。如圖中的虛線所示，第三n⁺型結(jié)區(qū)253經(jīng)由互連310直接耦接到第二n⁺型結(jié)區(qū)252。

根據(jù)讀取選擇晶體管420的狀態(tài)可以執(zhí)行或者可以不執(zhí)行單層多晶硅非易失性存儲(chǔ)單元的讀取操作。例如，當(dāng)比溝道區(qū)302的閾值電壓大的偏置電壓經(jīng)由字線wl而被施加給讀取選擇柵極層292且預(yù)定位線電壓經(jīng)由位線bl而被施加給第四n⁺型結(jié)區(qū)254時(shí)，讀取選擇晶體管420導(dǎo)通。在溝道區(qū)302中形成反型層，且在第三n⁺型結(jié)區(qū)253與第四n⁺型結(jié)區(qū)254之間形成電流路徑。當(dāng)載流子(例如電子)從第二n⁺型結(jié)區(qū)252被供應(yīng)給第三n⁺型結(jié)區(qū)253時(shí)，電流在讀取選擇晶體管420中流動(dòng)。然而，當(dāng)電子未從第二n⁺型結(jié)區(qū)252被供應(yīng)給第三n⁺型結(jié)區(qū)253時(shí)，電流不在讀取選擇晶體管420中流動(dòng)。

圖8是沿圖5的iii-iii’線截取的剖視圖，且圖示了根據(jù)一個(gè)實(shí)施例的單層多晶硅非易失性存儲(chǔ)單元的隧道電容器440的剖面結(jié)構(gòu)。與圖5至圖7中所使用的相同的附圖標(biāo)記表示相同的元件?？梢允÷詫?duì)一些元件的重復(fù)描述。

參見圖8，第二p⁺型接觸區(qū)262設(shè)置在第四有源區(qū)234的第二p型阱區(qū)212的上部區(qū)域中。第二p⁺型接觸區(qū)262耦接到隧道線tun。隧道區(qū)303設(shè)置在第四有源區(qū)234的上部區(qū)域中。隧道區(qū)303鄰近于第二p⁺型接觸區(qū)262。隧道區(qū)303、隧道區(qū)303之上的第一柵極絕緣層281以及浮柵層282構(gòu)成隧道電容器440。電子或空穴可以通過被誘生給浮柵層282的耦合電壓與經(jīng)由第二p⁺型接觸區(qū)262而從隧道線tun施加給隧道區(qū)303的電壓之間的電勢(shì)差而被注入至浮柵層282中。

設(shè)置在單元晶體管110的浮柵與圖1中所示的陣列控制柵極/源極線acg/sl之間的耦合電容器130可以被實(shí)施成圖6中所示的mos電容器結(jié)構(gòu)的耦合電容器430。

在執(zhí)行編程操作、擦除操作和讀取操作時(shí)，耦合電壓通過圖6中所示的耦合電容器430而被誘生給浮柵層292。分別在圖6和圖8中示出的讀取單元晶體管410和隧道電容器440構(gòu)成圖1中所示的單元晶體管110。圖1中所示的單元晶體管110在編程操作和擦除操作中起到圖8中所示的隧道電容器440的作用，以及在讀取操作中起到圖6的讀取單元晶體管410的作用。圖7的讀取選擇晶體管420構(gòu)成圖1中所示的選擇晶體管120。

圖9至圖11是圖示圖5的單層多晶硅非易失性存儲(chǔ)單元的編程操作的剖視圖。與圖5至圖8中所使用的相同的附圖標(biāo)記表示相同的元件。

參見圖9至圖11，為了對(duì)單層多晶硅非易失性存儲(chǔ)單元進(jìn)行編程，施加正的第一編程電壓+vpp1給陣列控制柵極/源極線acg/sl。施加地電壓(例如，0v)給字線wl和位線bl。施加負(fù)的第二編程電壓-vpp2給隧道線tun。在一個(gè)實(shí)施例中，正的第一編程電壓+vpp1和負(fù)的第二編程電壓-vpp2可以分別大約為+5v和大約為-5v。

如圖9中所示，施加給陣列控制柵極/源極線acg/sl的正的第一編程電壓+vpp1經(jīng)由第一p⁺型接觸區(qū)261而被施加給第一p型阱區(qū)211(即，耦合/溝道區(qū)301)。通過耦合電容器301的耦合操作以及正的第一編程電壓+vpp1，正的第一耦合電壓+vc1被誘生且被施加給浮柵層282。正的第一耦合電壓+vc1的值可以通過耦合電容器301的耦合比例來確定。

如圖11中所示，施加給隧道線tun的負(fù)的第二編程電壓-vpp2經(jīng)由第二p⁺型接觸區(qū)262而被傳送給第二p型阱區(qū)212(即，隧道區(qū)303)。相應(yīng)地，在隧道電容器440的浮柵層282與隧道區(qū)303之間產(chǎn)生與正的第一耦合電壓+vc1與負(fù)的第二編程電壓-vpp2之差相對(duì)應(yīng)的電勢(shì)差+vc1-(-vpp2)。

電子通過該電勢(shì)差而從隧道區(qū)303被f-n隧穿到浮柵層282。相應(yīng)地，單層多晶硅非易失性存儲(chǔ)單元處于截止單元態(tài)的編程態(tài)，且具有比例如0v高的閾值電壓。如圖10中所示，當(dāng)0v的電壓被施加給字線wl和位線bl時(shí)，讀取選擇晶體管420關(guān)斷。相應(yīng)地，讀取選擇晶體管420不影響存儲(chǔ)單元的編程操作。

圖12至圖14是圖示圖5的單層多晶硅非易失性存儲(chǔ)單元的擦除操作的剖視圖。與圖5至圖8中所使用的相同的附圖標(biāo)記表示相同的元件。

參見圖12至圖14，為了擦除單層多晶硅非易失性存儲(chǔ)單元，施加負(fù)的第一擦除電壓-vee1給陣列控制柵極/源極線acg/sl。施加地電壓(例如，0v)給字線wl和位線bl。施加正的第二擦除電壓+vee2給隧道線tun。在一個(gè)實(shí)施例中，負(fù)的第一擦除電壓-vee1和正的第二擦除電壓+vee2分別可以大約為-5v和大約為+5v。如圖12中所示，施加給陣列控制柵極/源極線acg/sl的負(fù)的第一擦除電壓-vee1經(jīng)由第一p⁺型接觸區(qū)261而被傳送給第一p型阱區(qū)211(即，耦合/溝道區(qū)301)。負(fù)的第二耦合電壓-vc2通過耦合電容器301的耦合操作以及負(fù)的第一擦除電壓-vee1而被誘生給浮柵層282。負(fù)的第二耦合電壓-vc2的值可以通過耦合電容器301的耦合比例來確定。

如圖14中所示，施加給隧道線tun的正的第二擦除電壓+vee2經(jīng)由第二p⁺型接觸區(qū)262而被傳送給第二p型阱區(qū)212(即，隧道區(qū)303)。相應(yīng)地，在隧道電容器440的浮柵層282與隧道區(qū)303之間產(chǎn)生與負(fù)的第二耦合電壓-vc2與正的第二擦除電壓+vee2之差相對(duì)應(yīng)的電勢(shì)差-vc2-(+vee2)。空穴通過該電勢(shì)差而從隧道區(qū)303被f-n隧穿到浮柵層282。此外，浮柵層282中的電子通過該電勢(shì)差而被額外地f-n隧穿到隧道區(qū)303。這與隧道區(qū)303中的空穴被注入至浮柵層282中時(shí)表現(xiàn)出相同的效果。相應(yīng)地，單層多晶硅非易失性存儲(chǔ)單元處于導(dǎo)通單元態(tài)的擦除態(tài)，且具有比例如0v低的閾值電壓。

如圖13中所示，當(dāng)0v的電壓被施加給字線wl和位線bl時(shí)，讀取選擇晶體管420關(guān)斷。相應(yīng)地，讀取選擇晶體管420不影響存儲(chǔ)單元的編程操作。

圖15和圖16是圖示圖5的單層多晶硅非易失性存儲(chǔ)單元的讀取操作的剖視圖。與圖5至圖8中所使用的相同的附圖標(biāo)記表示相同的元件。

參見圖15和圖16，施加地電壓(例如，0v)給陣列控制柵極/源極線acg/sl來讀取編程態(tài)(即，截止單元態(tài))的單層多晶硅非易失性存儲(chǔ)單元。雖然未示出，但0v也被施加給隧道線tun。分別施加正的讀取柵極電壓+vrg和正的讀取位線電壓+vrb給字線wl和位線bl。在一個(gè)實(shí)施例中，正的讀取柵極電壓+vrg和正的讀取位線電壓+vrb分別可以大約為3.3v和大約為+1v。如圖15中所示，0v的耦合電壓通過施加給陣列控制柵極/源極線acg/sl的0v的電壓而被誘生給浮柵層282。

如圖16中所示，當(dāng)正的讀取柵極電壓+vrg被施加給字線wl時(shí)，讀取選擇晶體管420導(dǎo)通。在讀取選擇晶體管420的溝道區(qū)302中形成反型層502，且施加給位線bl的正的讀取位線電壓+vrb被傳送給第三n⁺型結(jié)區(qū)253。由于第三n⁺型結(jié)區(qū)253直接耦接到第二n⁺型結(jié)區(qū)252，如圖15中所示，因此正的讀取位線電壓+vrb被傳送給第二n⁺型結(jié)區(qū)252。相應(yīng)地，經(jīng)由第二n⁺型結(jié)區(qū)252、第三n⁺型結(jié)區(qū)253和第四n⁺型結(jié)區(qū)254而形成電流移動(dòng)路徑。

然而，由于單層多晶硅非易失性存儲(chǔ)單元處于編程態(tài)，即，處于關(guān)斷態(tài)，因此當(dāng)0v被施加給浮柵282時(shí)在耦合/溝道區(qū)301中不形成反型層。相應(yīng)地，即使讀取選擇晶體管420導(dǎo)通，讀取單元晶體管410也維持關(guān)斷態(tài)，且在陣列控制柵極/源極線acg/sl與位線bl之間電流不流動(dòng)。

圖17是圖示處于導(dǎo)通單元態(tài)的被擦除了的單層多晶硅非易失性存儲(chǔ)單元的讀取操作的剖視圖。與圖15中所使用的相同的附圖標(biāo)記表示相同的元件。

參見圖17，施加地電壓(例如，0v)給陣列控制柵極/源極線acg/sl來讀取擦除態(tài)(即，導(dǎo)通單元態(tài))的單層多晶硅非易失性存儲(chǔ)單元。雖然未示出，但0v也被施加給隧道線tun。如參照?qǐng)D16所述，分別施加正的讀取柵極電壓+vrg和正的讀取位線電壓+vrb給字線wl和位線bl。如圖17中所述，0v的耦合電壓通過施加給陣列控制柵極/源極線acg/sl的0v的電壓而被誘生給浮柵層282。

如參照?qǐng)D16所述，當(dāng)正的讀取柵極電壓+vrg被施加給字線wl時(shí)，讀取選擇晶體管420導(dǎo)通。此外，施加給位線bl的正的讀取位線電壓+vrb被傳送給第二n⁺型結(jié)區(qū)252。相應(yīng)地，經(jīng)由第二n⁺型結(jié)區(qū)252、第三n⁺型結(jié)區(qū)253和第四n⁺型結(jié)區(qū)254而形成電流路徑。由于單層多晶硅非易失性存儲(chǔ)單元為擦除態(tài)，即，導(dǎo)通態(tài)，因此當(dāng)0v的電壓被施加給浮柵282時(shí)讀取單元晶體管410維持導(dǎo)通態(tài)。相應(yīng)地，在陣列控制柵極/源極線acg/sl與位線bl之間電流流動(dòng)。

此外，由于第一n⁺型結(jié)區(qū)251圍繞第二n⁺型結(jié)區(qū)252，因此從第一n⁺型結(jié)區(qū)251至第二n⁺型結(jié)區(qū)252的電流移動(dòng)路徑關(guān)于第二n⁺型結(jié)區(qū)252的所有側(cè)來構(gòu)成。相應(yīng)地，電流的量可以增大，且其可以補(bǔ)償由第二n⁺型結(jié)區(qū)252與第三n⁺型結(jié)區(qū)253之間的互連(圖5的310)產(chǎn)生的損失。

以上已經(jīng)出于說明的目的而描述了本發(fā)明構(gòu)思的實(shí)施例。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，在不脫離所附權(quán)利要求中所公開的本發(fā)明構(gòu)思的范圍和精神的情況下，各種修改、添加和替代是可能的。