相關申請的交叉引用

本申請要求2015年12月24日提交的申請?zhí)枮?0-2015-0185935的韓國專利申請的優(yōu)先權，其全部內容通過引用合并于本文。

本公開的實施例涉及一種測試模式控制電路,并且更具體地,涉及一種用于控制供應商專用測試模式的技術。

背景技術：

通常，寄存器組(rs)用于限定來自ddrsdram操作之中的特定功能。rs可以包括模式寄存器組(mrs)和擴展模式寄存器組(emrs)。

在mrs和emrs中，ddrsdram操作的模式寄存器設置命令和特定模式被構建為應用至地址引腳的值。構建的mrs和構建的emrs可以保持不變，直到它們被再次編程或者它們被斷電為止。

mrs主要對于同步動態(tài)隨機存取存儲器(dram)和靜態(tài)隨機存取存儲器(sram)是必要的。在利用芯片之前，模式設置被實現(xiàn)，使得突發(fā)類型、突發(fā)長度(bl)、列地址選通(cas)信號延遲(cl)等被構建。

例如，mrs選擇和利用包括供應商測試芯片的測試模式和聯(lián)合電子設備工程委員會(jedec)模式(其中用戶決定突發(fā)類型、突發(fā)長度等)。

技術實現(xiàn)要素：

根據(jù)本公開的實施例，一種測試模式控制電路可以包括：信號發(fā)生電路，被配置成響應于多個碼信號和預定的模式寄存器信號來產生多個設置信號和多個重置信號；以及多個串聯(lián)連接的鎖存電路，被配置成響應于多個設置信號和多個重置信號而選擇性地操作，以控制輸出端子的進入信號。

根據(jù)本公開的實施例，一種測試模式控制電路包括：信號發(fā)生電路，被配置成響應于第一組的選擇碼信號、第二組選擇碼信號以及預定的模式寄存器信號來產生多個設置信號和多個重置信號；以及多個串聯(lián)連接的鎖存電路，被配置成響應于多個設置信號和多個重置信號而選擇性地操作，以控制輸出端子的進入信號。

根據(jù)本公開的實施例，一種系統(tǒng)包括半導體電路，半導體電路被配置成包括測試模式控制電路；測試模式控制電路還包括：信號發(fā)生電路，被配置成產生多個設置信號和多個重置信號；以及多個串聯(lián)連接的鎖存電路，被配置成響應于多個設置信號和多個重置信號而選擇性地操作，以控制輸出端子的進入信號。

附圖說明

參照結合附圖考慮的以下具體描述，本公開的以上和其它的特征和優(yōu)點將容易變得明顯，其中：

圖1為圖示根據(jù)本公開的一個實施例的測試模式控制電路的框圖。

圖2為圖示圖1中所示的信號發(fā)生電路的詳細電路圖。

圖3為圖示圖1中所示的觸發(fā)器的詳細電路圖。

圖4為圖示圖1中所示的測試模式控制電路的操作的時序圖。

圖5為圖示根據(jù)本公開的另一實施例的測試模式控制電路的電路圖。

圖6為圖示圖5中所示的信號發(fā)生電路的詳細電路圖。

圖7至圖9為圖示圖6中所示的設置/重置信號發(fā)生電路的詳細電路圖。

圖10為圖示圖6中所示的碼信號發(fā)生電路的詳細電路圖。

圖11為圖示圖5中所示的測試模式控制電路的操作的時序圖。

具體實施方式

本公開的各種實施例針對提供一種測試模式控制電路，其能夠基本上消除由于相關技術領域的限制和缺點而引起的一個或更多個問題。

本公開的實施例涉及一種用于通過控制供應商專用測試模式的進入來防止異常碼的進入。

現(xiàn)在詳細地參照本公開的實施例，在附圖中圖示了實施例的示例。只要有可能，相同的附圖標記在附圖中用于表示相同或相似的部分。在本公開的以下描述中，出于本公開的主題清楚的目的，可以省略合并在本文中的相關已知的配置或功能的詳細描述。

圖1為圖示了根據(jù)本公開的一個實施例的測試模式控制電路的框圖。

參見圖1，根據(jù)實施例的測試模式控制電路可以包括鎖存電路，該鎖存電路包括彼此串聯(lián)耦接的多個觸發(fā)器(f/f1～f/f3)和信號發(fā)生電路100。

在圖1中，觸發(fā)器(f/f1)可以響應于設置信號(set1)和重置信號(reset1)來觸發(fā)電源電壓(vcc)，由此輸出種子信號(seed1)。觸發(fā)器(f/f2)可以響應于設置信號(set2)和重置信號(reset2)來觸發(fā)種子信號(seed1)，由此輸出種子信號(seed2)。觸發(fā)器(f/f3)可以響應于設置信號(set3)和重置信號(reset3)來觸發(fā)種子信號(seed2)，由此輸出進入信號(entrysignal)(entry)。

如上所述，本公開的實施例可以利用三級觸發(fā)器(f/f1～f/f3)來實施測試模式進入電路。針對該目的，實施例可以需要三個設置信號(set1～set3)和三個重置信號(reset1～reset3)。

信號發(fā)生電路100可以響應于碼信號code<1:3>和模式寄存器信號(mr9)來產生設置信號set<1:3>和重置信號reset<1:3>，以及可以將設置信號set<1:3>和重置信號reset<1:3>輸出至多個觸發(fā)器(f/f1～f/f3)。

如上所述，各個觸發(fā)器(f/f1～f/f3)可以響應于信號發(fā)生電路100的輸出信號而獨立地設置或重置。即，來自觸發(fā)器(f/f1～f/f3)之中的僅與種子信號(seed1～seed3)的任何種子信號的位置相對應的一個觸發(fā)器(f/f)可以根據(jù)種子信號(seed1～seed3)的位置來操作，而其余的兩個觸發(fā)器(f/f)可以被重置且不操作。

半導體電路在作為制成品而向市場發(fā)布之前，包括用于測試正常操作的測試模式，使得制造商能夠識別在半導體電路中是否出現(xiàn)異常操作或不期望問題。此后，僅除了異常半導體電路之外的正常半導體電路被制造成產品，然后向市場發(fā)布。

為了執(zhí)行上述測試，半導體電路進入測試模式以執(zhí)行測試并監(jiān)控測試結果，使得判斷半導體電路是否正常地操作。如果指示觸發(fā)器(f/f3)的輸出信號的進入信號(entry)被激活，則半導體電路進入測試模式。

另外，半導體電路包括根據(jù)其操作的各種測試模式。具體地，半導體電路包括用于測試被配置成輸入/輸出數(shù)據(jù)的正常電路的測試模式和用于測試除了正常電路之外的其余電路的另一測試模式。

半導體電路的測試模式可以從外部部件接收多個地址。來自多個測試模式之中的與地址的組合相對應的一個測試模式可以被使能，使得可以執(zhí)行必要的測試。

在這種情況下，測試模式可以通過儲存在模式寄存器組(mrs)中的信息來執(zhí)行。從外部部件接收到的多個地址可以被解碼，使得能夠執(zhí)行測試模式。針對該目的，半導體電路包括被配置成將多個地址解碼的解碼電路，使得半導體電路能夠利用解碼電路來執(zhí)行預定的測試模式。另外，除了正常電路之外的其余電路可以響應于執(zhí)行單獨的測試模式所需的模式寄存器信號(mr9)來激活進入信號(entry)，使得其余電路能夠執(zhí)行測試模式。

在規(guī)范的供應商專用測試模式期間，可以利用來自模式寄存器命令之中的模式寄存器信號(mr9)(即，第九模式)。為了防止用戶在未許可的情況下而進入第九模式，需要以用戶不能容易地進入第九模式的方式來設計芯片。

即，如果半導體電路在正常操作期間進入供應商專用測試模式，則可能會發(fā)生半導體芯片的錯誤操作或故障。因此，作為預防措施，半導體電路可以僅當供應商期望的碼序列被順序地且正確地輸入至半導體電路時才進入供應商專用測試模式，導致進入程序變得復雜。

本公開的實施例實施了用于進入由模式寄存器信號(mr9)建立的供應商專用測試模式的復雜的進入過程，導致更強地加密。

圖2為圖示了圖1中所示的信號發(fā)生電路100的詳細電路圖。

參見圖2，信號發(fā)生電路100可以包括多個設置/重置信號發(fā)生電路(110～130)。例如，假設存在施加至信號發(fā)生電路100的三個碼信號(code1至code3)，如在圖1的實施例中所示的，需要三個觸發(fā)器(f/f1～f/f3)。另外，信號發(fā)生電路100需要三個設置信號(set1～set3)和三個重置信號(reset1～reset3)。

盡管實施例已經示例性地公開了存在三個碼信號(code1～code3)和三個觸發(fā)器(f/f1～f/f3)，但是實施例的范圍或精神不限制于此，碼信號的數(shù)目和觸發(fā)器的數(shù)目還能夠在需要時改變成其它的數(shù)目。

在該特定的情況下，設置/重置信號發(fā)生電路110可以響應于碼信號(code1)和模式寄存器信號(mr9)來產生設置信號(set1)和重置信號(reset1)。設置/重置信號發(fā)生電路110可以包括多個反相器(iv1～iv4)、多個與非(nand)門(nd1,nd2)以及延遲電路111。

反相器(iv1,iv2)可以執(zhí)行碼信號(code1)的非反相延遲(non-inversiondelaying)。與非門(nd1)可以執(zhí)行反相器iv1的輸出信號與模式寄存器信號(mr9)之間的與非運算。與非門(nd2)可以執(zhí)行反相器iv2的輸出信號與模式寄存器信號(mr9)之間的與非運算。延遲電路111可以將與非門(nd1)的輸出信號延遲。延遲電路111可以具有與設置延遲時間相對應的延遲時間。反相器iv3可以通過將延遲電路111的輸出信號反相來輸出重置信號(reset1)。反相器iv4可以通過將與非門(nd2)的輸出信號反相來輸出設置信號(set1)。

設置/重置信號發(fā)生電路110可以在碼信號(code1)和模式寄存器信號(mr9)處于高電平時將設置信號(set1)激活至高電平，使得設置/重置信號發(fā)生電路110可以輸出高電平設置信號(set1)。相反地，設置/重置信號發(fā)生電路110可以在碼信號(code1)處于低電平而模式寄存器信號(mr9)處于高電平時將重置信號(reset1)激活至高電平，使得設置/重置信號發(fā)生電路110可以輸出高電平重置信號(reset1)。

觸發(fā)器(f/f1)可以當設置信號(set1)被激活時將種子信號(seed1)輸出至觸發(fā)器(f/f2)。相反地，觸發(fā)器(f/f1)可以當重置信號(reset1)被激活時被初始化。

設置/重置信號發(fā)生電路120可以響應于碼信號(code2)和模式寄存器信號(mr9)來產生設置信號(set2)和重置信號(reset2)。設置/重置信號發(fā)生電路120可以包括多個反相器(iv5～iv8)、多個與非門(nd3,nd4)以及延遲電路121。

反相器(iv5,iv6)可以執(zhí)行碼信號(code2)的非反相延遲。與非門(nd3)可以執(zhí)行反相器iv5的輸出信號與模式寄存器信號(mr9)之間的與非運算。與非門(nd4)可以執(zhí)行反相器iv6的輸出信號與模式寄存器信號(mr9)之間的與非運算。延遲電路121可以將與非門(nd3)的輸出信號延遲。在這種情況下，延遲電路121可以具有與設置延遲時間相對應的延遲時間。反相器iv7可以通過將延遲電路121的輸出信號反相來輸出重置信號(reset2)。反相器iv8可以通過將與非門(nd4)的輸出信號反相來輸出設置信號(set2)。

設置/重置信號發(fā)生電路120可以在碼信號(code2)和模式寄存器信號(mr9)處于高電平時將設置信號(set2)激活至高電平，使得設置/重置信號發(fā)生電路120可以輸出高電平的設置信號(set2)。相反地，設置/重置信號發(fā)生電路120可以在碼信號(code2)處于低電平而模式寄存器信號(mr9)處于高電平時將重置信號(reset2)激活至高電平，使得設置/重置信號發(fā)生電路120可以輸出高電平的重置信號(reset2)。

觸發(fā)器(f/f2)可以在設置信號(set2)被激活時將種子信號(seed2)輸出至觸發(fā)器(f/f3)。相反地，觸發(fā)器(f/f2)可以在重置信號(reset2)被激活時被初始化。

另外，設置/重置信號發(fā)生電路130可以響應于碼信號(code3)和模式寄存器信號(mr9)來產生設置信號(set3)和重置信號(reset3)。設置/重置信號發(fā)生電路130可以包括：多個反相器(iv9～iv12)、多個與非門(nd5,nd6)以及延遲電路131。

反相器(iv9,iv10)可以執(zhí)行碼信號(code3)的非反相延遲。與非門(nd5)可以執(zhí)行反相器iv9的輸出信號與模式寄存器信號(mr9)之間的與非運算。與非門(nd6)可以執(zhí)行反相器iv10的輸出信號與模式寄存器信號(mr9)之間的與非運算。延遲電路131可以將與非門(nd5)的輸出信號延遲。在這種情況下，延遲電路131可以具有與設置延遲時間相對應的延遲時間。反相器iv11可以通過將延遲電路131的輸出信號反相來輸出重置信號(reset3)。反相器iv12可以通過將與非門(nd6)的輸出信號反相來輸出設置信號(set3)。

設置/重置信號發(fā)生電路130可以在碼信號(code3)和模式寄存器信號(mr9)處于高電平時將設置信號(set3)激活至高電平，使得設置/重置信號發(fā)生電路130可以輸出高電平的設置信號(set3)。相反地，設置/重置信號發(fā)生電路130可以在碼信號(code3)處于低電平而模式寄存器信號(mr9)處于高電平時將重置信號(reset3)激活至高電平，使得設置/重置信號發(fā)生電路130可以輸出高電平的重置信號(reset3)。

觸發(fā)器(f/f3)可以在設置信號(set3)被激活時將進入信號(entry)激活，從而進入測試模式。相反地，觸發(fā)器(f/f3)可以當重置信號(reset3)被激活時被初始化。

如上所述，設置信號(set1～set3)可以通過模式寄存器信號(mr9)和碼信號(code1～code3)的與(and)運算來控制。相反地，重置信號(reset1～reset3)可以通過模式寄存器信號(mr9)和碼信號(code1～code3)的反相信號的與運算來控制。

此后，在設置信號(set1～set3)被激活且然后分別被延遲延遲電路(111,121,131)的設置延遲時間之后，重置信號(reset1～reset3)可以被激活。由于三個碼信號(code1～code3)被順序地輸入至信號發(fā)生電路100，所以三個重置信號(reset1～reset3)可以在任何不正確或錯誤的信號被施加至信號發(fā)生電路100時被激活，使得所有的觸發(fā)器(f/f1～f/f3)被重置。

碼信號(code1～code3)被順序地施加至信號發(fā)生電路100。每個觸發(fā)器(f/f1～f/f3)可以被配置成將種子信號(seed)傳送至與下一個碼相對應的鎖存器。

此后，假設下一個碼被準確地施加至信號發(fā)生電路100，則種子信號(seed)被施加至位于下一個碼之后的另一個鎖存器。在這種情況下，當種子信號(seed)被施加至隨后的觸發(fā)器(f/f)時，其它觸發(fā)器(f/f)的鎖存器被重置，然后被控制。

經由種子信號(seed)而施加至每個觸發(fā)器(f/f)的信號可以通過設置信號(set)而儲存在鎖存器中。觸發(fā)器(f/f)還可以通過重置信號(reset)來重置。為了在每個觸發(fā)器(f/f)通過重置信號(reset)重置之前，根據(jù)設置信號(set)來將碼信號(code)儲存在鎖存器中，需要預定的設置延遲時間，并且對應的延遲時間通過延遲電路(111,121,131)來建立。即，施加至鎖存器的碼信號可以在延遲電路(111,121,131)中建立的設置延遲時間期間確定。

如果輸入碼信號的次序錯誤，或者如果對應的輸入碼信號與預定的碼信號不相同，則觸發(fā)器(f/f)的鎖存器被重置，使得整個進入電路可以被重置和控制。

圖3為圖示圖1中所示的觸發(fā)器(f/f1)的詳細電路圖。

由于圖1中所示的觸發(fā)器(f/f1～f/f3)的詳細電路圖彼此相同，所以在下文中，為了便于描述和更好地理解本公開，圖3中所示的實施例將利用圖1中所示的第一觸發(fā)器(f/f1)的詳細電路圖作為示例來描述。

觸發(fā)器(f/f1)可以包括多個反相器(iv13～iv20)和或非(nor)門(nor1)。來自多個反相器(iv13～iv20)之中的反相器(iv14,iv16,iv19,iv20)可以被實施為三級反相器。

反相器iv13可以將設置信號(set1)反相。反相器iv14可以根據(jù)設置信號(set1)的控制信號來將高電平的電源電壓(vcc)反相。反相器iv15可以將反相器iv14的輸出信號反相。反相器iv16可以響應于反相器iv13的輸出信號來將反相器iv15的輸出信號反相。在這種情況下，反相器iv16可以經由鎖存器結構而與反相器iv15耦接。

另外，反相器iv17可以將反相器iv13的輸出信號反相。反相器iv18可以將設置信號(set1)反相。反相器iv19可以響應于反相器iv18的輸出信號來將反相器iv15的輸出信號反相。反相器iv20可以響應于反相器iv17的輸出信號來將種子信號(seed1)反相?；蚍情T(nor1)可以通過執(zhí)行反相器iv19的輸出信號與重置信號(reset1)之間的或非運算來輸出種子信號(seed1)。在這種情況下，反相器iv20可以經由鎖存器結構而耦接至或非門(nor1)。

上述觸發(fā)器(f/f1)可以在接收設置信號(set1)之前接收之前的信號。此后，如果設置信號(set1)被輸入至觸發(fā)器(f/f1)，則觸發(fā)器(f/f1)可以利用包括反相器iv15和iv16的鎖存器結構來鎖存設置信號(set1)。另外，包括反相器iv20和或非門nor1的鎖存器可以在其中儲存包括反相器iv15和iv16的鎖存器結構的輸出信號。

如果設置信號(set1)被激活至高電平，則觸發(fā)器(f/f1)可以觸發(fā)種子信號(seed1)，且因此輸出高電平信號。另外，假設種子信號(seed1)被施加至下一級觸發(fā)器(f/f2),則觸發(fā)器(f/f1)可以將重置信號(reset1)激活至高電平，使得種子信號(seed1)被初始化成低電平。

圖4為圖示圖1中所示的測試模式控制電路的操作的時序圖。

參見圖4，在模式寄存器信號(mr9)被激活至高電平的特定時間處，三個碼信號(code1,code2,code3)被順序地激活。在這種情況下，碼信號(code<1:3>)可以通過碼信號opw<0:7>的組合來產生。可以從模式寄存器組(mrs)或者外部部件接收碼信號opw<0:7>，使得測試模式可以開始操作。

如果與碼信號(code1)相對應的模式寄存器信號(mr9)被激活至高電平，則設置信號(set1)被激活。此后，第一觸發(fā)器(f/f1)可以被配置成傳送種子信號(seed1)。在這種情況下，重置信號(reset1)處于低電平，使得觸發(fā)器(f/f1)開始操作。相反地，其余的重置信號(reset2,reset3)可以轉變成高電平，使得觸發(fā)器(f/f2,f/f3)被重置。

此后，如果與碼信號(code2)相對應的模式寄存器信號(mr9)被激活至高電平，則設置信號(set2)被激活。此后，第二觸發(fā)器(f/f2)可以被配置成傳送種子信號(seed2)。在這種情況下，重置信號(reset2)處于低電平，使得觸發(fā)器(f/f2)開始操作。相反地，其余的重置信號(reset1,reset3)可以轉變成高電平，使得觸發(fā)器(f/f1,f/f3)被重置。

在這種情況下，在使能的設置信號(set2)完成之后，且在重置信號(reset1,reset3)被使能之前，可能存在設置的時間段。設置的時間段可以為與預定時間(a)相對應的設置延遲時間。與時間(a)相對應的設置延遲時間可以對應于設置/重置信號發(fā)生電路120的延遲電路121的延遲時間。

假設利用了設置時間與重置時間之間的時間差，觸發(fā)器(f/f)能夠順序地傳送種子信號(seed1～seed3)。而且，當觸發(fā)器(f/f)順序地傳送種子信號(seed1～seed3)時，除了傳送種子信號的觸發(fā)器(f/f)之外的其余觸發(fā)器可以被重置。例如，當觸發(fā)器(f/f)正順序地傳送種子信號(seed1～seed3)時，第一觸發(fā)器(f/f1)可以首先傳送種子信號(seed1)，同時第二觸發(fā)器(f/f2)和第三觸發(fā)器(f/f3)被重置。然后，第二觸發(fā)器可以傳送種子信號(seed2)，同時第一觸發(fā)器(f/f1)和第三觸發(fā)器(f/f3)被重置。最后，第三觸發(fā)器可以傳送種子信號(seed3)，同時第一觸發(fā)器(f/f1)和第二觸發(fā)器(f/f2)被重置。在該時間差期間，需要保證碼信號被傳送至觸發(fā)器(f/f)的鎖存器并且被儲存在觸發(fā)器(f/f)的鎖存器中的預定時間。預定時間可以被建立作為與時間(a)相對應的設置延遲時間。

隨后，假設與碼信號(code3)相對應的模式寄存器信號(mr9)被激活至高電平，則設置信號(set3)被激活。此后，第三觸發(fā)器(f/f3)可以將進入信號(entry)激活，并且輸出激活的進入信號(entry)。在這種情況下，重置信號(reset3)處于低電平，使得觸發(fā)器(f/f3)開始操作。相反地，其余的重置信號(reset1,reset2)可以轉變成高電平，使得觸發(fā)器(f/f1,f/f2)被重置。

圖5為圖示根據(jù)本公開的另一個實施例的測試模式控制電路的電路圖。

參見圖5，根據(jù)實施例的測試模式控制電路可以包括多個組(g1～g3)和信號發(fā)生電路200。在這種情況下，第一組g1可以包括彼此串聯(lián)耦接的多個鎖存電路(即，觸發(fā)器f/f1～f/f3)。第二組g2可以包括彼此串聯(lián)耦接的多個鎖存電路(即，觸發(fā)器f/f4～f/f6)。另外，第三組g3可以包括彼此串聯(lián)耦接的多個鎖存電路(即，觸發(fā)器f/f7～f/f9)。

根據(jù)實施例，為了便于描述和更好地理解本公開，可以使用三個組(g1～g3)，并且每個組可以包括三個觸發(fā)器(f/f)。即，根據(jù)實施例，九級進入電路通過彼此串聯(lián)耦接的九個觸發(fā)器(f/f)來實施，以及進入過程在設計時變得更加復雜。然而，本公開的實施例的范圍或精神不限制于此，以及組的數(shù)目和觸發(fā)器的數(shù)目也可以根據(jù)需要而進行改變。

第一組g1中的觸發(fā)器(f/f1)可以響應于設置信號(set1)和重置信號(reset1_g1)來觸發(fā)電源電壓(vcc)，以及輸出種子信號(seed1)。觸發(fā)器(f/f2)可以響應于設置信號(set2)和重置信號(reset2_g1)來觸發(fā)種子信號(seed1)，以及輸出種子信號(seed2)。另外，觸發(fā)器(f/f3)可以響應于設置信號(set3)和重置信號(reset3_g1)來觸發(fā)種子信號(seed2)，以及將種子信號(seed3)輸出至組g2。

第二組g2的觸發(fā)器(f/f4)可以響應于設置信號(set1)和重置信號(reset1_g2)來觸發(fā)種子信號(seed3)，以及輸出種子信號(seed4)。觸發(fā)器(f/f5)可以響應于設置信號(set2)和重置信號(reset2_g2)來觸發(fā)種子信號(seed4)，以及輸出種子信號(seed5)。另外，觸發(fā)器(f/f6)可以響應于設置信號(set3)和重置信號(reset3_g2)來觸發(fā)種子信號(seed5)，以及將種子信號(seed6)輸出至組g3。

第三組g3的觸發(fā)器(f/f7)可以響應于設置信號(set1)和重置信號(reset1_g3)來觸發(fā)種子信號(seed6)，以及輸出種子信號(seed7)。觸發(fā)器(f/f8)可以響應于設置信號(set2)和重置信號(reset2_g3)來觸發(fā)種子信號(seed7)，以及輸出種子信號(seed8)。另外，觸發(fā)器(f/f9)可以響應于設置信號(set3)和重置信號(reset3_g3)來觸發(fā)種子信號(seed8)，以及輸出進入信號(entry)。

在規(guī)范上的供應商專用測試模式期間，可以利用來自模式寄存器命令之中的選擇碼信號opw<0:7>。信號發(fā)生電路200可以響應于選擇碼信號opw<0:3>、選擇碼信號opw<4:7>以及模式寄存器信號(mr9)來產生設置信號(set<1:3>)和重置信號(reset1_<g1:g3>,reset2_<g1:g3>,reset3_<g1:g3>)，信號發(fā)生電路200可以將產生的設置信號(set<1:3>)和產生的重置信號(reset1_<g1:g3>,reset2_<g1:g3>,reset3_<g1:g3>)輸出至相應的組(g1～g3)。

例如，根據(jù)本公開的實施例，可以將由8位組成的選擇碼信號opw<0:7>進行分組。即，來自多個選擇碼信號opw<0:7>之中的與4個較低位相對應的選擇碼信號opw<0:3>可以被分組，使得能夠利用分組結果來選擇多個組(g1～g3)中的任意一個。來自多個選擇碼信號opw<0:7>之中的由4個較高位組成的選擇碼信號opw<4:7>被分組，使得能夠基于分組結果而從選中組中接收每個碼信號。

圖6為圖示圖5中所示的信號發(fā)生電路200的詳細電路圖。

參見圖6，信號發(fā)生電路200可以包括設置/重置信號發(fā)生電路210和碼信號發(fā)生器220。

設置/重置信號發(fā)生電路210可以響應于選擇碼信號opw<4:7>、模式寄存器信號(mr9)以及碼信號(code_<g1:g3>)來產生設置信號(set<1:3>)和重置信號(reset1_<g1:g3>,reset2_<g1:g3>,reset3_<g1:g3>)。

碼信號發(fā)生器220可以響應于選擇碼信號opw<0:3>和模式寄存器信號(mr9)來將碼信號code_<g1:g3>輸出至設置/重置信號發(fā)生電路210。

圖7至圖9為圖示圖6中所示的設置/重置信號發(fā)生電路210的詳細電路圖。

參見圖7，設置/重置信號發(fā)生電路(210_1)可以包括設置信號發(fā)生器211和重置信號發(fā)生器212。

在這種情況下，設置信號發(fā)生器211可以通過將選擇碼信號opw<4:7>和模式寄存器信號(mr9)組合來產生設置信號(set1)。設置信號發(fā)生器211可以在選擇碼信號opw<4:7>處于高電平且模式寄存器信號(mr9)處于高電平時，將設置信號(set1)激活至高電平，由此輸出高電平的設置信號(set1)。

出于此目的，設置信號發(fā)生器211可以包括多個反相器(iv21～iv23)和與非門(nd7)。反相器(iv21,iv22)可以執(zhí)行選擇碼信號opw<4:7>的非反相延遲。與非門(nd7)可以執(zhí)行反相器iv22的輸出信號與模式寄存器信號(mr9)之間的與非運算。反相器iv23可以將與非門(nd7)的輸出信號反相，然后輸出設置信號(set1)。

重置信號發(fā)生器212可以將通過反相器iv21反相的選擇碼信號opw<4:7>、模式寄存器信號(mr9)和組碼信號(code_<g1:g3>)組合，以及可以根據(jù)組合結果來產生重置信號(reset1_<g1:g3>)。

如果當選擇碼信號opw<4:7>處于高電平且模式寄存器信號(mr9)處于高電平時，高電平的組碼信號(code_<g1:g3>)被輸入至重置信號發(fā)生器212，則重置信號發(fā)生器212可以以低電平輸出重置信號(reset1_<g1:g3>)。

然而，如果組碼信號(code_<g1:g3>)處于低電平，則重置信號發(fā)生器212可以以高電平輸出對應的重置信號(reset1_<g1:g3>)。結果，對應組(g1～g3)的觸發(fā)器(f/f1,f/f4,f/f7)可以被重置和初始化。

出于此目的，重置信號發(fā)生器212可以包括多個與非門(nd8～nd11)和延遲電路d1。與非門(nd8)可以執(zhí)行反相器iv21的輸出信號與模式寄存器信號(mr9)之間的與非運算。延遲電路d1可以將與非門(nd8)的輸出信號延遲。在這種情況下，延遲電路d1的延遲時間可以被建立作為設置延遲時間。

與非門(nd9)可以通過執(zhí)行組碼信號(code_g1)與延遲電路d1的輸出信號之間的與非運算來輸出重置信號(reset1_g1)。類似地，與非門(nd10)可以通過執(zhí)行組碼信號(code_g2)與延遲電路d1的輸出信號之間的與非運算來輸出重置信號(reset1_g2)。另外，與非門(nd11)可以通過執(zhí)行組碼信號(code_g3)與延遲電路d1的輸出信號之間的與非運算來輸出重置信號(reset1_g3)。

參見圖8，設置/重置信號發(fā)生電路(210_2)可以包括設置信號發(fā)生器213和重置信號發(fā)生器214。

在這種情況下，設置信號發(fā)生器213可以通過將選擇碼信號opw<4:7>和模式寄存器信號(mr9)組合來產生設置信號(set3)。設置信號發(fā)生器213可以在選擇碼信號opw<4:7>處于高電平且模式寄存器信號(mr9)處于高電平時，將設置信號(set2)激活至高電平，由此輸出高電平的設置信號(set2)。

出于此目的，設置信號發(fā)生器213可以包括多個反相器(iv24～iv26)和與非門(nd12)。反相器(iv24,iv25)可以執(zhí)行選擇碼信號opw<4:7>的非反相延遲。與非門(nd12)可以執(zhí)行反相器iv25的輸出信號與模式寄存器信號(mr9)之間的與非運算。反相器iv26可以將與非門(nd12)的輸出信號反相，然后輸出設置信號(set2)。

重置信號發(fā)生器214可以將通過反相器iv24反相的選擇碼信號opw<4:7>、模式寄存器信號(mr9)和組碼信號(code_<g1:g3>)組合，以及可以根據(jù)組合結果來產生重置信號(reset2_<g1:g3>)。

如果當選擇碼信號opw<4:7>處于高電平且模式寄存器信號(mr9)處于高電平時，高電平的組碼信號(code_<g1:g3>)被輸入至重置信號發(fā)生器214，則重置信號發(fā)生器214可以以低電平輸出重置信號(reset2_<g1:g3>)。

然而，如果組碼信號(code_<g1:g3>)處于低電平，則重置信號發(fā)生器214可以以高電平輸出對應的重置信號(reset2_<g1:g3>)。結果，對應組(g1～g3)的觸發(fā)器(f/f2,f/f5,f/f8)可以被重置和初始化。

出于此目的，重置信號發(fā)生器214可以包括多個與非門(nd13～nd16)和延遲電路d2。與非門(nd13)可以執(zhí)行反相器iv24的輸出信號與模式寄存器信號(mr9)之間的與非運算。延遲電路d2可以將與非門(nd13)的輸出信號延遲。在這種情況下，延遲電路d2的延遲時間可以被建立作為設置延遲時間。

與非門(nd14)可以通過執(zhí)行組碼信號(code_g1)與延遲電路d1的輸出信號之間的與非運算來輸出重置信號(reset2_g1)。類似地，與非門(nd15)可以通過執(zhí)行組碼信號(code_g2)與延遲電路d2的輸出信號之間的與非運算來輸出重置信號(reset1_g2)。另外，與非門(nd16)可以通過執(zhí)行組碼信號(code_g3)與延遲電路d2的輸出信號之間的與非運算來輸出重置信號(reset2_g3)。

參見圖9，設置/重置信號發(fā)生電路(210_3)可以包括設置信號發(fā)生器215和重置信號發(fā)生器216。

在這種情況下，設置信號發(fā)生器215可以通過將選擇碼信號opw<4:7>和模式寄存器信號(mr9)組合來產生設置信號(set3)。設置信號發(fā)生器215可以在選擇碼信號opw<4:7>處于高電平且模式寄存器信號(mr9)處于高電平時，將設置信號(set3)激活至高電平，由此輸出高電平的設置信號(set3)。

出于此目的，設置信號發(fā)生器215可以包括多個反相器(iv27～iv29)和與非門(nd17)。反相器(iv27,iv28)可以執(zhí)行選擇碼信號opw<4:7>的非反相延遲。與非門(nd17)可以執(zhí)行反相器iv28的輸出信號與模式寄存器信號(mr9)之間的與非運算。反相器iv29可以將與非門(nd17)的輸出信號反相，然后輸出設置信號(set3)。

重置信號發(fā)生器216可以將通過反相器iv27反相的選擇碼信號opw<4:7>、模式寄存器信號(mr9)和組碼信號(code_<g1:g3>)組合，以及可以根據(jù)組合結果來產生重置信號(reset3_<g1:g3>)。

如果當選擇碼信號opw<4:7>處于高電平且模式寄存器信號(mr9)處于高電平時，高電平的組碼信號(code_<g1:g3>)被輸入至重置信號發(fā)生器216，則重置信號發(fā)生器216可以以低電平輸出重置信號(reset3_<g1:g3>)。

然而，如果組碼信號(code_<g1:g3>)處于低電平，則重置信號發(fā)生器216可以以高電平輸出對應的重置信號(reset3_<g1:g3>)。結果，對應組(g1～g3)的觸發(fā)器(f/f3,f/f6,f/f9)可以被重置和初始化。

出于此目的，重置信號發(fā)生器216可以包括多個與非門(nd18～nd21)和延遲電路d3。與非門(nd18)可以執(zhí)行反相器iv27的輸出信號與模式寄存器信號(mr9)之間的與非運算。延遲電路d3可以將與非門(nd18)的輸出信號延遲。在這種情況下，延遲電路d3的延遲時間可以被建立作為設置延遲時間。

與非門(nd19)可以通過執(zhí)行組碼信號(code_g1)與延遲電路d3的輸出信號之間的與非運算來輸出重置信號(reset3_g1)。類似地，與非門(nd20)可以通過執(zhí)行組碼信號(code_g2)與延遲電路d3的輸出信號之間的與非運算來輸出重置信號(reset3_g2)。另外，與非門(nd21)可以通過執(zhí)行組碼信號(code_g3)與延遲電路d3的輸出信號之間的與非運算來輸出重置信號(reset3_g3)。

圖10為圖示圖6中所示的碼信號發(fā)生電路220的詳細電路圖。

參見圖10，碼信號發(fā)生電路220可以響應于模式寄存器信號(mr9)來鎖存選擇碼信號opw<0:3>，由此將碼信號code_<g1:g3>輸出至設置/重置信號發(fā)生電路210。

碼信號發(fā)生電路220可以包括延遲電路221和多個反相器(iv30～iv33)。來自多個反相器(iv30～iv33)之中的反相器(iv31,iv33)可以被實施為三級反相器。

延遲電路221可以將模式寄存器信號(mr9)延遲，以及可以將延遲的模式寄存器信號(mr9)輸出至反相器(iv30,iv33)。反相器iv30可以將延遲電路221的輸出信號反相。反相器iv31可以響應于反相器iv30的輸出信號來將選擇碼信號opw<0:3>反相。另外，反相器iv32可以通過將反相器iv31的輸出信號反相來輸出碼信號code_<g1:g3>。另外，反相器iv33可以響應于延遲電路221的輸出信號來反相驅動碼信號code_<g1:g3>。

圖11為圖示圖5中所示的測試模式控制電路的操作的時序圖。

參見圖11，假設模式寄存器信號(mr9)被激活至高電平，則可以通過選擇碼信號opw<0:3>來選擇組g1。設置信號(set1,set2,set3)可以通過選擇碼信號opw<4:7>來順序地激活。如果組g1被選中，則組g2的重置信號(reset1_g2)保持高電平。

在這種情況下，如果第一設置信號(set1)被激活至高電平，則組g1的重置信號(reset1_g1)處于低電平。因此，組g1的觸發(fā)器(f/f1)開始操作，并且將種子信號(seed1)激活。

此后，如果第二設置信號(set2)被激活至高電平，則組g1的重置信號(reset2_g1，在圖11中未示出)處于高電平。在這種情況下，組g1的重置信號(reset1_g1)可以轉變成高電平。因此，組g1的觸發(fā)器(f/f1)被重置，且觸發(fā)器f/f2開始操作，使得種子信號(seed2)被激活。

參見圖11，在設置信號(set2)被激活(或者被使能)至高電平之后且重置信號(reset1_g1)轉變成高電平之前，存在設置的時間段。在預定時間(b)期間可能需要設置的時間段，下一鎖存操作的預定延遲時間。

假設利用了設置時間與重置時間之間的時間差，則組(g1～g3)的觸發(fā)器(f/f)能夠順序地傳送種子信號(seed1～seed8)。并且當觸發(fā)器(f/f)順序地傳送種子信號(seed1～seed3)時，除了傳送種子信號的觸發(fā)器(f/f)之外的其余觸發(fā)器能夠被重置。在該時間差期間，需要保證碼信號傳送至觸發(fā)器(f/f)的鎖存器并儲存在其中的預定時間。該預定時間可以被建立作為與時間(b)相對應的設置延遲時間?？梢苑謩e在延遲電路(d1～d3)中建立設置延遲時間。

隨后，假設第三設置信號(set3)被激活至高電平，則組g1的重置信號(reset3_g1，在圖11中未示出)處于高電平。在這種情況下，組g1的重置信號(reset1_g1)可以轉變成高電平。因此，組g1的觸發(fā)器(f/f2)被重置，且觸發(fā)器(f/f3)開始操作，使得種子信號(seed3)被激活。

假設組g1的種子信號(seed3)被施加至組g2的第一觸發(fā)器(f/f4)，組選擇碼可以通過選擇碼信號opw<0:3>來改變。結果，第一組g1的所有觸發(fā)器(f/f1～f/f3)可以通過重置信號(reset1_g1,reset2_g1,reset3_g1)來重置。

在此期間，假設模式寄存器信號(mr9)被激活至高電平，則可以通過選擇碼信號opw<0:3>來選擇組g2。設置信號(set1,set2,set3)可以通過選擇碼信號opw<4:7>來順序地激活。如在圖11的“g2”部分中可以看出，如果組g2被選中，則組g1的重置信號(reset1_g1)可以保持高電平。

在這種情況下，假設第一設置信號(set1)被激活至高電平，則組g2的重置信號(reset1_g2)處于低電平。因此，組g2的觸發(fā)器(f/f4)開始操作，使得種子信號(seed4)可以被激活。

此后，假設第二設置信號(set2)被激活至高電平，則組g2的重置信號(reset2_g2)處于高電平。在這種情況下，組g2的重置信號(reset1_g2)可以轉變成高電平。因此，組g2的觸發(fā)器(f/f4)被重置，且觸發(fā)器(f/f5)開始操作，使得種子信號(seed5)可以被激活。

隨后，假設第三設置信號(set3)被激活至高電平，則組g2的重置信號(reset3_g2)處于高電平。在這種情況下，組g2的重置信號(reset1_g2)可以轉變成高電平。因此，組g2的觸發(fā)器(f/f5)被重置，且觸發(fā)器(f/f6)開始操作，使得種子信號(seed6)可以被激活。

假設組g2的種子信號(seed6)被施加至組g3的第一觸發(fā)器(f/f7)，則組選擇碼可以通過選擇碼信號opw<0:3>來改變。結果，第二組g2的所有觸發(fā)器(f/f4～f/f6)可以通過重置信號(reset1_g2,reset2_g2,reset3_g2)來重置。

假設設置信號被激活至高電平且對應的重置信號處于低電平的進展繼續(xù)，則進入順序可以通過觸發(fā)器(f/f9)來激活。如果以上操作的次序錯誤，或者如果組的次序錯誤，則所有的觸發(fā)器(f/f)可以通過重置信號來重置，然后被初始化。

如從以上描述明顯的是，本公開的實施例可以提供以下優(yōu)點。

第一，根據(jù)實施例的測試模式控制電路能夠拒絕用戶利用異常碼來進入芯片。

第二，根據(jù)實施例的測試模式控制電路能夠利用相對簡單的電路來增強加密。

第三，根據(jù)實施例的測試模式控制電路能夠從芯片操作中進入供應商專用測試模式，使得能夠防止操作錯誤發(fā)生。

本領域的技術人員將理解的是，在不脫離本發(fā)明的精神和本質特征的情況下，本發(fā)明可以采用除了本文中所闡述的方式之外的其它特定方式來執(zhí)行。因此，以上實施例在所有的方面被解釋為說明性的，并非限制性的。本發(fā)明的范圍應當通過所附權利要求及其法律等價形式來確定，而不是由以上描述來確定。另外，在所附權利要求的意義和等同范圍內的所有變化旨在包括在其中。另外，對于本領域的技術人員顯然易見的是，在所附權利要求中彼此未明確引用的權利要求可以組合呈現(xiàn)為本發(fā)明的實施例，或者在申請?zhí)峤恢笸ㄟ^后續(xù)修改而作為新權利要求被包括。

盡管已經描述了與本發(fā)明一致的若干實施例，但是應當理解的是，本領域的技術人員能夠設計的若干其它修改和實施例將落在本公開的原理的精神和范圍內。具體地，在本公開的范圍內的組成部件和/或布置、附圖和所附權利要求中，若干變體和修改都是可能的。除了組成部件和/或布置的變體和修改之外，對于本領域的技術人員來說可替代的用途也將是明顯的。

附圖中每個元件的標記：

f/f1～f/f3：多個觸發(fā)器

100：信號發(fā)生電路。