相關(guān)申請的交叉引用

本申請要求2015年12月28日在韓國知識產(chǎn)權(quán)局提交的申請?zhí)枮?0-2015-0187653的韓國申請的優(yōu)先權(quán)，其通過引用如全文闡述一樣整體并入。

各種實施例總體而言涉及一種半導(dǎo)體集成電路，更具體地，涉及一種存儲模塊和包括存儲模塊的存儲系統(tǒng)。

背景技術(shù)：

參見圖1，相關(guān)領(lǐng)域的存儲系統(tǒng)1包括多個存儲模塊3以及控制多個存儲模塊3的控制器2。

多個存儲模塊3中的每個包括雙列直插式存儲模塊(dimm)。

存儲模塊3包括多個存儲器芯片4，例如，動態(tài)隨機(jī)存取存儲器(dram)芯片、快閃ram芯片、磁性ram(mram)芯片和鐵電ram(fram)芯片。

多個存儲模塊3與控制器2經(jīng)由輸入/輸出(i/o)總線5而耦接。

在相關(guān)領(lǐng)域的存儲系統(tǒng)1中，雖然可以增大存儲模塊3的數(shù)量以增大存儲器密度，但是可能因多分支總線結(jié)構(gòu)(即，i/o總線5在垂直方向上共同地耦接至存儲器芯片4)而引起速度限制、操作性能降低等。

根據(jù)i/o總線5在垂直方向上共同地連接至存儲器芯片4可以導(dǎo)致電容增大等，從而可以降低操作速度和操作性能。

技術(shù)實現(xiàn)要素：

根據(jù)一個實施例，可以提供一種存儲系統(tǒng)。該存儲系統(tǒng)可以包括控制器。該存儲系統(tǒng)可以包括多個存儲模塊。所述多個存儲模塊中的每個可以包括緩沖器芯片和分別經(jīng)由獨立的輸入/輸出(i/o)線而耦接至緩沖器芯片的多個存儲器芯片。所述多個存儲模塊中的緩沖器芯片可以分別經(jīng)由獨立的i/o總線來耦接至控制器，且緩沖器芯片可以被配置為控制所述多個存儲模塊和控制器的數(shù)據(jù)i/o操作。

根據(jù)一個實施例，可以提供一種存儲系統(tǒng)。該存儲系統(tǒng)可以包括：控制器；以及多個存儲模塊，所述多個存儲模塊中的每個可以包括沿行方向布置的緩沖器芯片和多個存儲器芯片。所述多個存儲模塊中的所述多個存儲器芯片之中的沿列方向的存儲器芯片可以被劃分成單列電路的排或多列電路的排。緩沖器芯片可以經(jīng)由獨立的輸入/輸出(i/o)總線來耦接至控制器，且可以被配置為以排電路來控制所述多個存儲模塊的數(shù)據(jù)i/o操作。

根據(jù)一個實施例，可以提供一種存儲系統(tǒng)。該存儲系統(tǒng)可以包括：控制器；以及多個存儲模塊，所述多個存儲模塊中的每個可以包括緩沖器芯片以及分布并布置在基于緩沖器芯片而在左側(cè)和右側(cè)的多個存儲器芯片?；诰彌_器芯片而在左側(cè)和右側(cè)的存儲器芯片可以被劃分成第一通道和第二通道。緩沖器芯片可以經(jīng)由獨立的輸入/輸出(i/o)總線而耦接至控制器，且被配置為關(guān)于第一通道和第二通道來獨立地控制所述多個存儲模塊的數(shù)據(jù)i/o操作。

附圖說明

圖1是圖示相關(guān)領(lǐng)域的存儲系統(tǒng)的配置的視圖。

圖2是圖示根據(jù)一個實施例的存儲系統(tǒng)的配置的示例代表的視圖。

圖3是圖示圖2中的存儲系統(tǒng)的示例代表的平面圖。

圖4是圖示根據(jù)示例性實施例的存儲系統(tǒng)的存儲器芯片選擇方法的示例代表的視圖。

圖5是圖示圖2中的緩沖器芯片的配置的示例代表的視圖。

圖6是圖示圖4中的第一讀取多路復(fù)用電路的配置的示例代表的視圖。

圖7是圖示圖4中的第一寫入多路復(fù)用電路的配置的示例代表的視圖。

圖8是根據(jù)一個實施例的存儲系統(tǒng)的讀取操作時序圖的示例代表的示圖。

圖9是根據(jù)一個實施例的存儲系統(tǒng)的寫入操作時序圖的示例代表的示圖。

圖10是圖示根據(jù)一個實施例的存儲系統(tǒng)的配置的示例代表的視圖。

圖11是圖示圖10中的緩沖器芯片的配置的示例代表的視圖。

圖12是根據(jù)一個實施例的存儲系統(tǒng)的讀取操作時序圖的示例代表的示圖。

圖13是根據(jù)一個實施例的存儲系統(tǒng)的配置的示例代表的視圖。

圖14是根據(jù)一個實施例的存儲系統(tǒng)的讀取操作時序圖的示例代表的示圖。

圖15圖示采用根據(jù)關(guān)于圖2-圖14討論的各種實施例的存儲模塊或包括存儲模塊的存儲系統(tǒng)的系統(tǒng)的代表示例的框圖。

具體實施方式

一個或更多個示例性實施例可以提供一種能夠改善集成度和操作速度的存儲模塊以及包括其的存儲系統(tǒng)。

在下文中，將參照附圖來描述實施例的示例。本文中參照為實施例(和中間結(jié)構(gòu))的示例的示意圖的剖視圖來描述實施例的示例。這樣，可預(yù)期由于例如制造技術(shù)和/或容限而導(dǎo)致的圖示形狀的變化。因此，實施例的示例不應(yīng)當(dāng)被解釋為局限于本文中所圖示的區(qū)域的特定形狀，而是可以包括由例如制造所導(dǎo)致的形狀上的偏差。在附圖中，可能為了清楚而夸大了層和區(qū)域的長度和大小。在附圖中相同的附圖標(biāo)記表示相同的元件。還要理解的是，當(dāng)一層被稱作在另一層或襯底“上”時，其可以直接在另一層或襯底上，或者也可以存在中間層。

本文中參照為實施例的示意圖的剖視圖和/或平面圖來描述構(gòu)思。然而，實施例不應(yīng)當(dāng)被解釋為局限于此。雖然將圖示并描述若干實施例，但本領(lǐng)域技術(shù)人員將認(rèn)識到，在不脫離本公開的原理和精神的情況下，可以在實施例的這些示例中做出改變。

參見圖2，根據(jù)一個實施例的存儲系統(tǒng)100可以包括控制器200和多個存儲模塊300。

多個存儲模塊300中的每個可以包括沿行方向布置的緩沖器芯片500和多個存儲器芯片310。

多個存儲器芯片310可以分別經(jīng)由獨立的輸入/輸出(i/o)線400而耦接至緩沖器芯片500。

緩沖器芯片500可以被配置為控制多個存儲器芯片310與控制器200之間的數(shù)據(jù)i/o操作。

參見圖3，多個存儲模塊300中的每個存儲模塊中的緩沖器芯片500可以分別經(jīng)由i/o總線800之中的對應(yīng)的i/o總線而不經(jīng)由其他存儲模塊300來直接耦接至控制器200。

例如，可以以使用64個i/o線的x64方式來操作控制器200，以及可以經(jīng)由對應(yīng) 的緩沖器芯片500而以使用8個i/o線的x8方式來操作多個存儲模塊300中的每個存儲模塊。

由于多個存儲模塊300中的每個可以通過控制器200而經(jīng)由以8個i/o線為單位的總共64個i/o線來執(zhí)行數(shù)據(jù)i/o操作，因此存儲系統(tǒng)100可以以使用64個i/o線的x64方式來執(zhí)行數(shù)據(jù)i/o。圖3也圖示了存儲器芯片310。

參見圖4和圖2，根據(jù)一個實施例的存儲系統(tǒng)100可以使用選擇信號cs來選擇排(rank)，并對選中排執(zhí)行讀取操作/寫入操作。

在圖4的左側(cè)圖示的相關(guān)領(lǐng)域的存儲系統(tǒng)1中，存儲模塊可以被劃分成彼此不同的排，且可以使用選擇信號cs0至cs7來選擇排。

在圖4的右側(cè)圖示的根據(jù)一個實施例的存儲系統(tǒng)100中，存儲模塊可以不被劃分成排，但是不同存儲模塊的位于列單元中(即，在同一線上(例如，垂直方向))的存儲器芯片可以被劃分成排，且可以經(jīng)由選擇信號cs0至cs7來選擇排。

根據(jù)一個實施例的存儲系統(tǒng)100可以使用選擇信號cs0至cs7來從存儲模塊逐一選擇存儲器芯片，圖4圖示了以列為單位的存儲器芯片被選擇為排的示例。

緩沖器芯片500可以使用選擇信號cs0至cs7來控制多個存儲器芯片310與控制器200之間的數(shù)據(jù)i/o操作。

根據(jù)一個實施例的緩沖器芯片500可以采用8:1多路復(fù)用/多路分解電路配置來控制多個存儲器芯片310(即，8個存儲器芯片310)與控制器200(參見圖2)之間的數(shù)據(jù)i/o。

緩沖器芯片500可以布置在存儲模塊300的中心以使因每個存儲器芯片310的物理距離差而導(dǎo)致的信號傳輸效率的降低最小。

參見圖5，緩沖器芯片500可以包括第一驅(qū)動器510至第三驅(qū)動器530、控制器540、讀取多路復(fù)用電路550和560、寫入多路復(fù)用電路590和600以及第一開關(guān)570和第二開關(guān)580。

第一驅(qū)動器510可以將從控制器200提供的時鐘信號clk、地址信號add和選擇信號cs<0:7>傳送給緩沖器芯片500。

第二驅(qū)動器520和第三驅(qū)動器530可以將時鐘信號clk、地址信號add和選擇信號cs<0:7>分配給基于緩沖器芯片500而在左側(cè)和右側(cè)的存儲器芯片310。

第二驅(qū)動器520可以接收第一驅(qū)動器510的輸出，并為緩沖器芯片500的左側(cè)的存儲器芯片310輸出時鐘信號clk_l、地址信號add_l和選擇信號cs<0:3>。

第三驅(qū)動器530可以接收第一驅(qū)動器510的輸出，并為緩沖器芯片500的右側(cè)的存儲器芯片輸出時鐘信號clk_r、地址信號add_r和選擇信號cs<4:7>。

控制器540可以根據(jù)時鐘信號clk、地址信號add和選擇信號cs<0:7>來產(chǎn)生控制多個存儲器芯片310與控制器200的數(shù)據(jù)i/o的控制信號rd_cs<0:3>、rd_cs<4:7>、wt_cs<0:3>、wt_cs<4:7>、rd_cs、wt_cs和dqs_mod。

控制器540可以使用地址信號add來劃分讀取操作/寫入操作，以及產(chǎn)生限定讀取操作的控制信號rd_cs和限定寫入操作的控制信號wt_cs。

控制器540可以使用地址信號add和選擇信號cs<0:7>來產(chǎn)生控制信號rd_cs<0:3>和rd_cs<4:7>，控制信號rd_cs<0:3>和rd_cs<4:7>限定存儲器芯片310之中的與當(dāng)前根據(jù)讀取操作而選中的排相對應(yīng)的存儲器芯片。

控制器540可以使用地址信號add和選擇信號cs<0:7>來產(chǎn)生控制信號wt_cs<0:3>和wt_cs<4:7>，控制信號wt_cs<0:3>和wt_cs<4:7>限定存儲器芯片310之中的與當(dāng)前根據(jù)寫入操作而選中的排相對應(yīng)的存儲器芯片。

讀取多路復(fù)用電路550和560可以響應(yīng)于控制信號rd_cs<0:7>而根據(jù)選通信號dqs_cs0、dqs_cs1、dqs_cs2和dqs_cs3以及dqs_cs4、dqs_cs5、dqs_cs6和dqs_cs7來選擇性地輸出數(shù)據(jù)dq_cs0、dq_cs1、dq_cs2和dq_cs3以及dq_cs4、dq_cs5、dq_cs6和dq_cs7。

讀取多路復(fù)用電路550和560可以包括第一讀取多路復(fù)用電路550和第二讀取多路復(fù)用電路560。

寫入多路復(fù)用電路590和600可以響應(yīng)于控制信號wt_cs<0:7>而將第二開關(guān)580的輸出作為數(shù)據(jù)dq_cs0、dq_cs1、dq_cs2和dq_cs3以及dq_cs4、dq_cs5、dq_cs6和dq_cs7之中的一個傳送給對應(yīng)的存儲器芯片310。

寫入多路復(fù)用電路590和600可以包括第一寫入多路復(fù)用電路590和第二寫入多路復(fù)用電路600。

由于緩沖存儲器芯片500布置在存儲模塊300的中心，因此與選擇信號cs<0:3>相對應(yīng)的第一讀取多路復(fù)用電路550和第一寫入多路復(fù)用電路590可以布置在緩沖器芯片 500的左側(cè)，而與選擇信號cs<4:7>相對應(yīng)的第二讀取多路復(fù)用電路560和第二寫入多路復(fù)用電路600可以布置在緩沖器芯片500的右側(cè)。

第一讀取多路復(fù)用電路550可以響應(yīng)于控制信號rd_cs<0:3>而根據(jù)選通信號dqs_cs0、dqs_cs1、dqs_cs2和dqs_cs3來選擇性地輸出數(shù)據(jù)dq_cs0、dq_cs1、dq_cs2和dq_cs3。

參見圖4，數(shù)據(jù)dq_cs0、dq_cs1、dq_cs2和dq_cs3以及選通信號dqs_cs0、dqs_cs1、dqs_cs2和dqs_cs3可以根據(jù)選擇信號cs<0:3>而從緩沖器芯片500的左側(cè)的存儲器芯片310輸出。

例如，當(dāng)選擇信號cs0、cs1、cs2和cs3中的選擇信號cs0被激活時，數(shù)據(jù)dq_cs0和選通信號dqs_cs0可以從最左側(cè)的存儲器芯片310輸出給緩沖器芯片500。

第二讀取多路復(fù)用電路560可以響應(yīng)于控制信號rd_cs<4:7>而根據(jù)選通信號dqs_cs4、dqs_cs5、dqs_cs6和dqs_cs7來選擇性地輸出數(shù)據(jù)dq_cs4、dq_cs5、dq_cs6和dq_cs7。

參見圖4，數(shù)據(jù)dq_cs4、dq_cs5、dq_cs6和dq_cs7以及選通信號dqs_cs4、dqs_cs5、dqs_cs6和dqs_cs7可以根據(jù)選擇信號cs<4:7>而從緩沖器芯片500的右側(cè)的存儲器芯片310輸出。

例如，當(dāng)選擇信號cs4、cs5、cs6和cs7中的選擇信號cs7被激活時，數(shù)據(jù)dq_cs7和選通信號dqs_cs7可以從最右側(cè)的存儲器芯片310輸出給緩沖器芯片500。

當(dāng)控制信號rd_cs被激活時，第一開關(guān)570可以經(jīng)由i/o總線800(參見圖2)來將第一讀取多路復(fù)用電路550或第二讀取多路復(fù)用電路560的輸出作為數(shù)據(jù)dq_mod傳送給控制器200。

當(dāng)控制信號wt_cs被激活時，第二開關(guān)580可以將經(jīng)由i/o總線800而從控制器200提供的數(shù)據(jù)dq_mod傳送給第一寫入多路復(fù)用電路590或第二寫入多路復(fù)用電路600。

第一寫入多路復(fù)用電路590可以響應(yīng)于控制信號wt_cs<0:3>而將第二開關(guān)580的輸出作為dq_cs0、dq_cs1、dq_cs2和dq_cs3之一傳送給對應(yīng)的存儲器芯片310。

例如，當(dāng)選擇信號cs0、cs1、cs2和cs3中的選擇信號cs0被激活時，第二開關(guān)580的輸出作為dq_cs0可以經(jīng)由相應(yīng)的i/o線400(參見圖2)而傳送給在緩沖器芯片 500最左側(cè)的存儲器芯片310。

第二寫入多路復(fù)用電路600可以響應(yīng)于控制信號wt_cs<4:7>而將第二開關(guān)580的輸出作為數(shù)據(jù)dq_cs4、dq_cs5、dq_cs6和dq_cs7之一傳送給對應(yīng)的存儲器芯片310。

參見圖6，第一讀取多路復(fù)用電路550可以包括多個鎖存器551、多路復(fù)用器552和驅(qū)動器553。

當(dāng)控制信號rd_cs<0:3>被激活時，多個鎖存器551可以通過根據(jù)選通信號dqs_cs0、dqs_cs1、dqs_cs2和dqs_cs3而鎖存數(shù)據(jù)dq_cs0、dq_cs1、dq_cs2和dq_cs3來產(chǎn)生鎖存信號do_cs0、do_cs1、do_cs2和do_cs3。

多路復(fù)用器552可以根據(jù)控制信號rd_cs<0:3>來選擇性地輸出多個鎖存器551的鎖存信號do_cs0、do_cs1、do_cs2和do_cs3。

驅(qū)動器553可以通過驅(qū)動多路復(fù)用器552的輸出而輸出多路復(fù)用器552的輸出作為輸出信號out。

除了其輸入信號和輸出信號之外，第二讀取多路復(fù)用電路560可以具有與圖6的第一讀取多路復(fù)用電路550的配置基本上相同的配置。相應(yīng)地，在下文中將省略對第二讀取多路復(fù)用電路560的描述以避免重復(fù)說明。

參見圖7，第一寫入多路復(fù)用電路590可以包括驅(qū)動器591、多路復(fù)用器592和多個可變延遲器593。

驅(qū)動器591可以通過驅(qū)動第二開關(guān)580的輸出信號in、然后輸出驅(qū)動的輸出信號in來接收第二開關(guān)580的輸出信號in。

多路復(fù)用器592可以根據(jù)控制信號wt_cs<0:3>而輸出驅(qū)動器591的輸出信號作為輸出信號din_cs0、din_cs1、din_cs2和din_cs3。

多個可變延遲器593可以根據(jù)控制信號wt_cs0、wt_cs1、wt_cs2和wt_cs3而將從多路復(fù)用器592輸出的輸出信號din_cs0、din_cs1、din_cs2和din_cs3延遲預(yù)設(shè)時間，并輸出延遲的信號作為數(shù)據(jù)dq_cs0、dq_cs1、dq_cs2和dq_cs3。

由于存儲器芯片110與緩沖器芯片500之間的物理距離不同，因此用于將數(shù)據(jù)dq_cs0、dq_cs1、dq_cs2和dq_cs3傳輸至對應(yīng)的存儲器芯片310的時間也可以彼此不同。

相應(yīng)地，在一個實施例中，可以以使將數(shù)據(jù)dq_cs0、dq_cs1、dq_cs2和dq_cs3傳輸至對應(yīng)的存儲器芯片310的時間彼此基本上匹配的方式來不同地設(shè)置多個可變延遲器593的延遲時間。

除其輸入信號和輸出信號之外，第二寫入多路復(fù)用電路600可以具有與圖7的第一寫入多路復(fù)用電路590的配置基本上相同的配置。相應(yīng)地，在下文中將省略對第二寫入多路復(fù)用電路600的描述以避免重復(fù)說明。

下面將參照圖8來描述根據(jù)一個實施例的存儲系統(tǒng)100的讀取操作。

使用讀取命令read以及選擇信號cs0和cs1來執(zhí)行的連續(xù)讀取操作的示例將被用作示例。

參見圖2，可以經(jīng)由i/o總線800而從控制器200提供讀取命令read以及選擇信號cs0和cs1給多個存儲模塊300中的緩沖器芯片500。

當(dāng)在選擇信號cs0被激活的狀態(tài)下讀取命令read被輸入時，可以在讀取延時readlatency之后執(zhí)行從與選擇信號cs0相對應(yīng)的排的數(shù)據(jù)輸出。

即，參見圖4，可以根據(jù)選通信號dqs_cs0而從多個存儲模塊300中的存儲器芯片310之中的與選擇信號cs0相對應(yīng)的最左側(cè)存儲器芯片310輸出數(shù)據(jù)dq_cs0。

在從數(shù)據(jù)dq_cs0的輸出被終止時的時間點開始的預(yù)設(shè)時序裕度tdqsck之后，可以根據(jù)第二讀取命令read來執(zhí)行與選擇信號cs1相對應(yīng)的排中的數(shù)據(jù)輸出。

即，參見圖4，可以根據(jù)選通信號dqs_cs1來從多個存儲模塊300中的存儲器芯片310之中的與選擇信號cs1相對應(yīng)的次最左側(cè)的芯片310輸出數(shù)據(jù)dq_cs1。

在從數(shù)據(jù)dq_cs0被輸出時的時間點開始的緩沖器延時bufferlatency之后，緩沖器芯片500可以根據(jù)緩沖器選通信號dqs_mod來順序地輸出數(shù)據(jù)dq_cs0和dq_cs1作為數(shù)據(jù)dq_mod。

緩沖器延時可以指用于經(jīng)由緩沖器芯片500而將從存儲器芯片310輸出的數(shù)據(jù)dq_cs0和dq_cs1多路復(fù)用的時間。

緩沖器選通信號dqs_mod可以為根據(jù)緩沖器延時而將選通信號dqs_cs0和dqs_cs1延遲了的信號。

下面將參照圖9來描述根據(jù)一個實施例的存儲系統(tǒng)100的寫入操作。

使用寫入命令以及選擇信號cs0和cs1來執(zhí)行的連續(xù)寫入操作的示例將被用作示例。

參見圖2，可以經(jīng)由i/o總線800而從控制器200提供寫入命令write、選擇信號cs0和cs1以及數(shù)據(jù)dq_mod給多個存儲模塊300的緩沖器芯片500。

當(dāng)在選擇信號cs0被激活的狀態(tài)下寫入命令write被輸入時，可以在寫入延時writelatency之后與緩沖器選通信號dqs_mod一起從控制器200輸入與選擇信號cs0和cs1相對應(yīng)的數(shù)據(jù)dq_mod。

在緩沖器延時bufferlatency和預(yù)設(shè)時序裕度tdqsck之后，緩沖器芯片500可以將數(shù)據(jù)dq_cs0和dq_cs1連同選通信號dqs_cs0和dqs_cs1順序地輸入至與選擇信號cs0和cs1相對應(yīng)的排。

緩沖器延時可以指用于經(jīng)由緩沖器芯片500而將從控制器200提供的作為數(shù)據(jù)dq_cs0和dq_cs1的數(shù)據(jù)dq_mod多路復(fù)用的時間。

即，參見圖4，數(shù)據(jù)dq_cs0可以儲存在多個存儲模塊300的存儲器芯片310之中的與選擇信號cs0相對應(yīng)的次最左側(cè)芯片310中，隨后，數(shù)據(jù)dq_cs1可以儲存在多個存儲模塊300的存儲器芯片310之中的與選擇信號cs1相對應(yīng)的次最左側(cè)芯片310中。

參見圖10，根據(jù)一個實施例的存儲系統(tǒng)101可以包括控制器201和多個存儲模塊301。

根據(jù)一個實施例的存儲系統(tǒng)101可以以以如下的方式按照x16方式來執(zhí)行數(shù)據(jù)i/o操作：通過將存儲器芯片沿列方向劃分成排而創(chuàng)建多個列單元來為每個存儲模塊301從芯片311選擇兩個存儲器芯片。

緩沖器芯片501可以通過經(jīng)由管道鎖存器將兩個存儲器芯片311的并行數(shù)據(jù)串行化來以x8方式執(zhí)行數(shù)據(jù)i/o操作，從而可以提升存儲模塊301的操作速度。

即，緩沖器芯片510可以以與存儲器芯片311的操作速度的多倍(例如，兩倍)相對應(yīng)的速度來操作。如上所述，可以通過經(jīng)由管道鎖存器將兩個存儲器芯片311的并行數(shù)據(jù)串行化來實現(xiàn)速度提升。

圖10僅圖示了多個存儲模塊301中的任意一個。

多個存儲模塊301中的每個可以包括多個存儲器芯片311和緩沖器芯片501。

緩沖器芯片501可以被配置為控制多個存儲器芯片311和控制器201的數(shù)據(jù)i/o操作。

多個存儲模塊301的每個存儲模塊中的緩沖器芯片501可以不經(jīng)由存儲模塊301而經(jīng)由i/o總線直接耦接至控制器201，且可以將圖3中描述的方法應(yīng)用于其。

多個存儲器芯片311可以分別經(jīng)由獨立的i/o線401耦接至緩沖器芯片501。

可以以兩個不同的存儲器芯片311共享同一選擇信號cs的方式來實現(xiàn)在一個存儲模塊301中選擇兩個存儲器芯片311。

圖10圖示了一種配置示例，在該配置示例中，通過選擇信號cs<0:3>從每個存儲模塊301的8個存儲器芯片311之中選擇兩個不同的存儲器芯片311。

例如，當(dāng)選擇信號cs0被激活時，可以從存儲模塊301選擇兩個存儲器芯片311。

參見圖11，緩沖器芯片501可以包括數(shù)據(jù)處理器710和串行化/并行化電路720。

串行化/并行化電路720可以對多個存儲器芯片311的i/o信號dq_cs<0:3>和dqs_cs<0:3>以及數(shù)據(jù)處理器710的i/o信號執(zhí)行串行化和并行化。

串行化/并行化電路720可以包括串行化/并行化邏輯和管道鎖存器。

數(shù)據(jù)處理器710可以經(jīng)由串行化/并行化(串行化和并行化)電路720而根據(jù)時鐘信號clk、地址信號add和選擇信號cs<0:7>來控制多個存儲器芯片311和控制器201的信號i/o。

數(shù)據(jù)處理器710可以根據(jù)選擇信號cs<0:7>而對串行化/并行化電路720的i/o信號以及控制器201的i/o信號dq_mod和dqs_mod執(zhí)行多路復(fù)用。

數(shù)據(jù)處理器710可以具有與圖5的緩沖器芯片500的配置相同的配置。

下面將參照圖12來描述根據(jù)一個實施例的存儲系統(tǒng)101的讀取操作。

使用讀取命令read以及選擇信號cs0和cs1來執(zhí)行的順序讀取操作的示例將被用作示例。

可以從控制器201將讀取命令read以及選擇信號cs0和cs1提供給多個存儲模塊301中的緩沖器芯片501。

當(dāng)在選擇信號cs0被激活的狀態(tài)下讀取命令read被輸入時，可以在讀取延時read latency之后執(zhí)行與選擇信號cs0相對應(yīng)的排中的數(shù)據(jù)輸出。

即，參見圖10，可以根據(jù)選通信號dqs_cs0_a和dqs_cs0_b來從多個存儲模塊301中的存儲器芯片311之中的與選擇信號cs0相對應(yīng)的兩個存儲器芯片cs0_a和cs0_b輸出數(shù)據(jù)dq_cs0_a和dq_cs0_b。

在從數(shù)據(jù)dq_cs0_a的輸出被終止時的時間點開始的預(yù)設(shè)時序裕度tdqsck之后，可以根據(jù)第二讀取命令read而基于選通信號dqs_cs1_a和dqs_cs1_b來從與選擇信號cs1相對應(yīng)的兩個存儲器芯片cs1_a和cs1_b輸出數(shù)據(jù)dq_cs1_a和dq_cs1_b。

在從數(shù)據(jù)dq_cs0_a被輸出時的時間點開始的緩沖器延時之后，緩沖器芯片501可以根據(jù)緩沖器選通信號dqs_mod來順序地輸出數(shù)據(jù)dq_cs0_a和dq_cs0_b以及dq_cs1_a和dq_cs1_b作為數(shù)據(jù)dq_mod。

緩沖器選通信號dqs_mod可以指根據(jù)緩沖器延時將選通信號dqs_cs0_a、dqs_cs0_b、dqs_cs1_a和dqs_cs1_b延遲的信號，且可以具有為選通信號dqs_cs0_a、dqs_cs0_b、dqs_cs1_a和dqs_cs1_b的頻率的兩倍的頻率。

如上所述，通過從一個存儲模塊301選擇兩個存儲器芯片311并經(jīng)由緩沖器芯片501中的管道鎖存器將這兩個存儲器芯片311的并行數(shù)據(jù)串行化，根據(jù)一個實施例的存儲系統(tǒng)101可以將存儲模塊301的操作速度增大為從一個存儲模塊301逐一選擇存儲器芯片311的方法的操作速度的兩倍。

參見圖13，根據(jù)一個實施例的存儲系統(tǒng)102可以包括控制器202和多個存儲模塊302。

多個存儲模塊302中的每個可以包括多個存儲器芯片312和緩沖器芯片502。

多個存儲器芯片312可以分別經(jīng)由獨立的i/o線402而耦接至緩沖器芯片502。

緩沖器芯片502可以被配置為控制多個存儲器芯片312和控制器202的數(shù)據(jù)i/o操作。

根據(jù)一個實施例的存儲系統(tǒng)102可以將多個存儲器芯片作為兩個不同的通道來操作，圖13圖示了通過基于緩沖器芯片502而將緩沖器芯片502的左側(cè)的存儲器芯片312和緩沖器芯片502的右側(cè)的存儲器芯片劃分成彼此不同的兩個不同的通道(即，第一通道和第二通道)來控制存儲器芯片312的緩沖器芯片502的示例。

例如，當(dāng)存儲系統(tǒng)102的數(shù)據(jù)i/o操作采用使用64個i/o線的x64方式時，第一 通道(即，基于緩沖器芯片502而在左側(cè)的存儲器芯片312)的數(shù)據(jù)i/o操作可以使用32個i/o線以x32方式來執(zhí)行，以及第二通道(即，基于緩沖器芯片502而在右側(cè)的存儲器芯片312)的數(shù)據(jù)i/o操作可以使用其余的32個i/o線以x32方式來執(zhí)行。

在每個通道中，即，對于第一通道和第二通道，緩沖器芯片502可以具有與圖5的緩沖器芯片500的配置相同的配置。

每個通道中的緩沖器芯片502可以不經(jīng)由其他存儲模塊302而經(jīng)由用于第一通道的i/o線802和用于第二通道的i/o線803來直接耦接至控制器202。

例如，當(dāng)選擇信號cs0與讀取命令一起被激活時，第一通道的與選擇信號cs0相對應(yīng)的存儲器芯片312可以輸出數(shù)據(jù)dq<0:31>。

當(dāng)選擇信號cs1與讀取命令一起被激活時，第二通道的與選擇信號cs1相對應(yīng)的存儲器芯片312可以輸出數(shù)據(jù)dq<32:63>。

緩沖器芯片502可以將從第一通道的存儲器芯片312輸出的數(shù)據(jù)dq<0:31>和從第二通道的存儲器芯片312輸出的數(shù)據(jù)dq<32:63>作為數(shù)據(jù)dq_mod<0:31>和數(shù)據(jù)dq_mod<32:63>獨立地輸出給控制器202。

多個存儲模塊302中的每個可以被劃分成能夠彼此獨立地控制數(shù)據(jù)i/o的第一通道和第二通道。相應(yīng)地，控制器202可以為第一通道和第二通道指定不同的地址(例如，行地址)，以及通過同時激活不同的選擇信號(例如，cs0和cs1)來操作第一通道和第二通道。

下面將參照圖14來描述根據(jù)一個實施例的存儲系統(tǒng)102的讀取操作。

使用讀取命令read以及選擇信號cs0和cs1來執(zhí)行的針對第一通道和第二通道的順序讀取操作的示例將被用作示例。

可以將讀取命令read以及選擇信號cs0和cs1從控制器202提供給多個存儲模塊302中的緩沖器芯片502。

當(dāng)讀取命令read與激活的選擇信號cs0一起輸入時，可以在讀取延時readlatency之后執(zhí)行第一通道中的與選擇信號cs0相對應(yīng)的數(shù)據(jù)輸出。

即，可以根據(jù)選通信號dqs_cs0而從緩沖器芯片502的左側(cè)的第一通道的與選擇信號cs0相對應(yīng)的存儲器芯片312輸出數(shù)據(jù)dq_cs0<0:31>。

當(dāng)讀取命令read與激活的選擇信號cs1一起輸入時，可以在讀取延時之后執(zhí)行第二通道中的與選擇信號cs1相對應(yīng)的數(shù)據(jù)輸出。

即，可以根據(jù)選通信號dqs_cs1而從緩沖器芯片502的右側(cè)的第二通道的與選擇信號cs1相對應(yīng)的存儲器芯片312輸出數(shù)據(jù)dq_cs0<32:63>。

由于通道執(zhí)行獨立的數(shù)據(jù)輸出，因此與上述的圖8和圖12的排結(jié)構(gòu)中的數(shù)據(jù)輸出不同的是，無論時序裕度tdqsck如何，都可以完成數(shù)據(jù)輸出。

在從數(shù)據(jù)dq_cs0<0:31>被輸出時的時間點開始的緩沖器延時bufferlatency之后，緩沖器芯片502可以根據(jù)選通信號dqs_mod_a而將數(shù)據(jù)dq_cs0<0:31>輸出作為數(shù)據(jù)dq_mod<0:31>。

在從數(shù)據(jù)dq_cs0<32:63>被輸出時的時間點開始的緩沖器延時之后，緩沖器芯片502可以根據(jù)選通信號dqs_mod_b而將數(shù)據(jù)dq_cs0<32:63>輸出作為數(shù)據(jù)dq_mod<32:63>。

上面討論的存儲模塊或包括存儲模塊的存儲系統(tǒng)(參見圖2-圖14)在存儲器件、處理器和計算機(jī)系統(tǒng)的設(shè)計中尤其有用。例如，參見圖15，采用根據(jù)各種實施例的存儲模塊或包括存儲模塊的存儲系統(tǒng)的系統(tǒng)的框圖被示出，且一般地通過附圖標(biāo)記1000來指定。系統(tǒng)1000可以包括一個或更多個處理器(即，處理器)或者例如但不限于中央處理單元(cpu)1100。處理器(即，cpu)1100可以單獨使用或者可以與其他處理器(即，cpu)結(jié)合來使用。雖然將主要以單數(shù)來提及處理器(即，cpu)1100，但本領(lǐng)域技術(shù)人員將理解的是，可以實施具有任意數(shù)量的物理或邏輯處理器(即，cpu)的系統(tǒng)1000。

芯片組1150可以可操作地耦接至處理器(即，cpu)1100。芯片組1150是用于處理器(即，cpu)1100與系統(tǒng)1000的其他組件之間的信號的通信路徑。系統(tǒng)1000的其他組件可以包括存儲器控制器1200、輸入/輸出(i/o)總線1250和盤驅(qū)動器控制器1300。根據(jù)系統(tǒng)1000的配置，可以經(jīng)由芯片組1150傳輸若干不同信號中的任意一個，且本領(lǐng)域技術(shù)人員將認(rèn)識到，在不改變系統(tǒng)1000的基本性質(zhì)的情況下，可以容易地調(diào)節(jié)系統(tǒng)1000中的信號的路徑。

如上所述，存儲器控制器1200可以可操作地耦接至芯片組1150。存儲器控制器1200可以包括至少一個以上參照圖2-圖14所討論的存儲模塊或包括存儲模塊的存儲系統(tǒng)。因此，存儲器控制器1200可以經(jīng)由芯片組1150接收從處理器(即，cpu)1100提供的請求。在可選實施例中，存儲器控制器1200可以集成至芯片組1150中。存儲器控制器1200可以可操作地耦接至一個或更多個存儲器件1350。在一個實施例中，存儲器件1350可 以包括至少一個以上關(guān)于圖2-圖14而討論的存儲模塊或包括存儲模塊的存儲系統(tǒng)，存儲器件1350可以包括用于限定多個存儲單元的多個字線和多個位線。存儲器件1350可以為若干工業(yè)標(biāo)準(zhǔn)存儲器類型中的任意一種，包括但不限于：單列直插式存儲模塊(simm)和雙列直插式存儲模塊(dimm)。此外，存儲器件1350可以通過儲存指令和數(shù)據(jù)二者來輔助外部數(shù)據(jù)儲存設(shè)備的安全移除。

芯片組1150也可以耦接至i/o總線1250。i/o總線1250可以用作信號從芯片組1150至i/o設(shè)備1410、1420和1430的通信路徑。i/o設(shè)備1410、1420和1430可以包括例如但不限于：鼠標(biāo)1410、視頻顯示器1420或鍵盤1430。i/o總線1250可以采用若干通信協(xié)議中的任意一種來與i/o設(shè)備1410、1420和1430通信。在一個實施例中，i/o總線1250可以集成至芯片組1150中。

盤驅(qū)動器控制器1300可以可操作地耦接至芯片組1150。盤驅(qū)動器控制器1300可以用作芯片組1150與一個內(nèi)部盤驅(qū)動器1450或多于一個內(nèi)部盤驅(qū)動器1450之間的通信路徑。內(nèi)部盤驅(qū)動器1450可以通過儲存指令和數(shù)據(jù)二者來輔助外部數(shù)據(jù)儲存設(shè)備的斷開。盤驅(qū)動器控制器1300和內(nèi)部盤驅(qū)動器1450可以使用幾乎任意類型的通信協(xié)議(包括例如但不限于以上關(guān)于i/o總線1250所提及的全部協(xié)議)來彼此通信或與芯片組1150通信。

重要的是要注意，以上關(guān)于圖15而描述的系統(tǒng)1000僅為采用以上關(guān)于圖2-圖14而討論的存儲模塊或包括存儲模塊的存儲系統(tǒng)的系統(tǒng)1000的一個示例。在可選實施例中(諸如，例如但不限于：蜂窩電話或數(shù)字相機(jī))，組件可以與圖15中所示的實施例不同。

以上實施例是說明性的而非限制性的。各種替代和等價是可能的。說明書不局限于本文中描述的實施例。說明書也不局限于任何特定類型的半導(dǎo)體器件?；诒竟_，其他添加、刪減或修改是明顯的，且意在落入所附權(quán)利要求的范圍之內(nèi)。