本發(fā)明涉及電子技術(shù)領(lǐng)域，尤其是涉及一種非易失性存儲電路及其讀、寫、存儲和恢復方法。

背景技術(shù)：

靜態(tài)隨機存取存儲器(sram，staticrandomaccessmemory)是最常用的存儲器之一，采用靜態(tài)存儲方式，以雙穩(wěn)態(tài)數(shù)據(jù)鎖存器電路作為存儲單元。sram的特點是讀寫速度快，并且需要較小的供電電壓，功耗較低，并且無需配合內(nèi)存刷新電路可提高工作效率，但掉電后數(shù)據(jù)不能保存。為了解決所述sram掉電后數(shù)據(jù)丟失的問題，在電路設(shè)計中，通常將sram與非易失性存儲器(nvm，nonvolatilememory)結(jié)合，使得sram將自身存儲的數(shù)據(jù)傳輸并存儲于所述nvm，當電源關(guān)斷時，sram的數(shù)據(jù)丟失，nvm中存儲的數(shù)據(jù)卻不丟失，當電源重新開啟，nvm可再將存儲的數(shù)據(jù)恢復至sram中，sram與nvm結(jié)合的非易失性存儲電路可以兼顧sram讀寫速度快以及nvm掉電數(shù)據(jù)不丟失的優(yōu)點。

圖1是一種現(xiàn)有的非易失性存儲電路的結(jié)構(gòu)框圖。在如圖1所示的非易失性存儲電路100中，作為存儲電路的sram110可以為主流的6管sram(或稱為6tsram)結(jié)構(gòu)，所述sram110包括：由反相器inv1和inv2組成的雙穩(wěn)態(tài)數(shù)據(jù)鎖存器，以及傳輸晶體管t1和t2，字線信號wl適于控制所述傳輸晶體管t1和t2，傳輸晶體管t1和t2分別連接第一位線bl和第二位線blb，所述雙穩(wěn)態(tài)數(shù)據(jù)鎖存器具有第一鎖存點q和第二鎖存點qb，所述第一鎖存點q和第二鎖存點qb連接所述nvm120，所述nvm120適于存儲所述第一鎖存點q和第二鎖存點qb的數(shù)據(jù)，并且掉電不丟失。所述nvm120可以為任何具有非易失特性的存儲器件，如：電可擦可編程只讀存儲器(eeprom，electricallyerasableprogrammableread-onlymemory)或阻變式存儲器(rram，resistiverandomaccessmemory)。

nvm120經(jīng)常采用rram來實現(xiàn)，以存儲sram110掉電丟失的數(shù)據(jù)。rram中的阻變式存儲單元可以根據(jù)對其作用的電壓不同表現(xiàn)出高阻態(tài)(highresistancestate，hrs)或低阻態(tài)(lowresistancestate，lrs)，從而實現(xiàn)存儲sram110掉電丟失的數(shù)據(jù)的目的?，F(xiàn)有技術(shù)的一種非易失性存儲電路可以包括：所述sram110(6管sram)和兩個阻變式存儲單元，并由兩個mos晶體管分別控制所述兩個阻變式存儲單元。

那么，在電子信息技術(shù)飛速發(fā)展的今天，如何將非易失性存儲電路的功耗進一步降低成為一個重要的研究方向。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的技術(shù)問題是進一步降低非易失性存儲電路的功耗。

為解決上述技術(shù)問題，本發(fā)明實施例提供一種非易失性存儲電路，包括：靜態(tài)隨機存取存儲電路和阻變式存儲電路；其中，所述靜態(tài)隨機存取存儲電路包括：

雙穩(wěn)態(tài)鎖存單元，具有第一鎖存點和第二鎖存點，所述第一鎖存點和第二鎖存點所存儲的數(shù)據(jù)相反；

第一傳輸單元，其第一端連接第一位線，其第二端連接所述第一鎖存點，其控制端連接字線，所述第一傳輸單元在所述字線的控制下導通或關(guān)斷；

第二傳輸單元，其第一端連接第二位線，其第二端連接所述第二鎖存點，其控制端連接字線，所述第二傳輸單元在所述字線的控制下導通或關(guān)斷；

所述阻變式存儲電路包括：控制單元、第一阻變式存儲單元和第二阻變式存儲單元；其中，

所述控制單元的第一輸入端輸入有第一開關(guān)控制信號，所述控制單元的第二輸入端連接所述第一鎖存點，所述控制單元的輸出端連接所述第一阻變式存儲單元的第一端和所述第二阻變式存儲單元的第一端，所述控制單元在所述第一開關(guān)控制信號的控制下導通或關(guān)斷；

所述第一阻變式存儲單元的第二端連接所述第二位線；

所述第二阻變式存儲單元的第二端連接所述第一位線。

可選的，在所述第一開關(guān)控制信號的控制下，所述控制單元適于控制所述第一阻變式存儲單元和/或第二阻變式存儲單元接收并存儲所述第一鎖存點所存儲的數(shù)據(jù)，或者控制所述第一阻變式存儲單元和/或第二阻變式存儲單元將所存儲的數(shù)據(jù)恢復至所述第一鎖存點。

可選的，所述控制單元包括：第一nmos晶體管，所述第一nmos晶體管的柵極、源極和漏極分別連接所述控制單元的第一輸入端、第二輸入端和輸出端。

可選的，所述雙穩(wěn)態(tài)鎖存單元包括：第二nmos晶體管、第三nmos晶體管、第一pmos晶體管和第二pmos晶體管；其中，

所述第二nmos晶體管的柵極連接所述第一pmos晶體管的柵極，并連接所述第三nmos晶體管的漏極以及所述第二pmos晶體管的漏極，所述第二nmos晶體管的源極接地，所述第二nmos晶體管的漏極連接所述第一pmos晶體管的漏極，并連接所述第三nmos晶體管的柵極以及所述第二pmos晶體管的柵極；所述第三nmos晶體管的源極接地；所述第一pmos晶體管的源極連接電源；所述第二pmos晶體管的源極連接電源；所述第二nmos晶體管的漏極連接所述第一鎖存點；所述第三nmos晶體管的漏極連接所述第二鎖存點。

可選的，所述第一傳輸單元包括：第四nmos晶體管，所述第四nmos晶體管的柵極連接所述字線，所述第四nmos晶體管的源極連接所述第一位線，所述第四nmos晶體管的漏極連接所述第一鎖存點。

可選的，所述第二傳輸單元包括：第五nmos晶體管，所述第五nmos晶體管的柵極連接所述字線，所述第五nmos晶體管的源極連接所述第二位線，所述第五nmos晶體管的漏極連接所述第二鎖存點。

為解決上述技術(shù)問題，本發(fā)明實施例還提供一種以上所述的非易失性存儲電路的讀方法，包括：

利用所述第一開關(guān)控制信號控制所述控制單元關(guān)斷，并利用所述字線控制所述第一傳輸單元和所述第二傳輸單元導通，所述第一位線和第二位線分別讀取所述第一鎖存點和第二鎖存點存儲的數(shù)據(jù)。

為解決上述技術(shù)問題，本發(fā)明實施例還提供一種以上所述的非易失性存儲電路的寫方法，包括：

利用所述第一開關(guān)控制信號控制所述控制單元導通，利用所述字線控制所述第一傳輸單元和所述第二傳輸單元導通，所述第一位線上的數(shù)據(jù)被寫入所述第一鎖存點，所述第二位線上的數(shù)據(jù)被寫入所述第二鎖存點；

并且/或者，所述第一阻變式存儲單元和/或所述第二阻變式存儲單元將其存儲的數(shù)據(jù)寫入所述第一鎖存點。

為解決上述技術(shù)問題，本發(fā)明實施例還提供一種以上所述的非易失性存儲電路的存儲方法，包括：

控制所述第一位線輸出為邏輯高電平，所述第二位線輸出為邏輯低電平，利用所述第一開關(guān)控制信號控制所述控制單元導通，所述第一阻變式存儲單元和/或第二阻變式存儲單元接收并存儲所述第一鎖存點所存儲的數(shù)據(jù)。

為解決上述技術(shù)問題，本發(fā)明實施例還提供一種以上所述的非易失性存儲電路的恢復方法，包括：

控制所述第二位線輸出為邏輯高電平，所述第一位線輸出為邏輯低電平，利用所述第一開關(guān)控制信號控制所述控制單元導通，所述第一阻變式存儲單元和/或第二阻變式存儲單元將所存儲的數(shù)據(jù)恢復至所述第一鎖存點。

與現(xiàn)有技術(shù)相比，本發(fā)明實施例的技術(shù)方案具有以下有益效果：

本發(fā)明實施例提供一種非易失性存儲電路及其讀、寫、存儲和恢復方法，所述非易失性存儲電路包括：靜態(tài)隨機存取存儲電路和阻變式存儲電路；其中，所述靜態(tài)隨機存取存儲電路包括：雙穩(wěn)態(tài)鎖存單元，具有第一鎖存點和第二鎖存點，所述第一鎖存點和第二鎖存點所存儲的數(shù)據(jù)相反；第一傳輸單元，其第一端連接第一位線，其第二端連接所述第一鎖存點，其控制端連接字線，所述第一傳輸單元在所述字線的控制下導通或關(guān)斷；第二傳輸單元，其第一端連接第二位線，其第二端連接所述第二鎖存點，其控制端連接字線，所述第二傳輸單元在所述字線的控制下導通或關(guān)斷；所述阻變式存儲電路包括：控制單元、第一阻變式存儲單元和第二阻變式存儲單元；其中，所述控制單元的第一輸入端輸入有第一開關(guān)控制信號，所述控制單元的第二輸入端 連接所述第一鎖存點，所述控制單元的輸出端連接所述第一阻變式存儲單元的第一端和所述第二阻變式存儲單元的第一端，所述控制單元在所述第一開關(guān)控制信號的控制下導通或關(guān)斷；所述第一阻變式存儲單元的第二端連接所述第二位線；所述第二阻變式存儲單元的第二端連接所述第一位線。本發(fā)明實施例的非易失性存儲器采用了兩個阻變式存儲單元配合一個靜態(tài)隨機存取存儲電路，其中，利用一個控制單元控制兩個阻變式存儲單元，與現(xiàn)有技術(shù)相比，本發(fā)明實施例針對相同數(shù)量的阻變式存儲單元減少了控制單元的數(shù)量，可有效降低非易失性存儲電路的功耗，還可以進一步地提高非易失性存儲電路的集成度。

附圖說明

圖1是一種現(xiàn)有的非易失性存儲電路的結(jié)構(gòu)框圖；

圖2是一種現(xiàn)有的非易失性存儲電路的電路圖；

圖3是本發(fā)明實施例非易失性存儲電路的結(jié)構(gòu)框圖；

圖4是本發(fā)明實施例雙穩(wěn)態(tài)鎖存單元的電路圖。

具體實施方式

如背景技術(shù)部分所述，現(xiàn)有技術(shù)的非易失性存儲電路的功耗需要進一步降低。

圖2是一種現(xiàn)有的非易失性存儲電路的電路圖，非易失性存儲電路200包括：sram210(例如可以為6管sram)和第一阻變式存儲單元r1和第一阻變式存儲單元r2，并由nmos晶體管t3和t4分別控制所述第一阻變式存儲單元r1和第一阻變式存儲單元r2。其中，所述sram210包括：雙穩(wěn)態(tài)鎖存單元，具有第一鎖存點q和第二鎖存點qb，所述第一鎖存點q和第二鎖存點qb所存儲的數(shù)據(jù)相反，第一傳輸單元(nmos晶體管t3)，其第一端連接第一位線bl，其第二端連接所述第一鎖存點q，其控制端連接字線wl，所述第一傳輸單元在所述字線wl的控制下導通或關(guān)斷，第二傳輸單元(nmos晶體管t4)，其第一端連接第二位線blb，其第二端連接所述第二鎖存點qb，其控制端連接字線wl，所述第二傳輸單元在所述字線wl的控制下導通或關(guān)斷。

rram的阻變式存儲單元一般采用mim(metal-insulator-metal，金屬層-絕緣層-金屬層)結(jié)構(gòu)，其中，所述絕緣層可以為氫氧化鉿(hfo2)，金屬層可以為氮化錫(tin)或“氮化錫(tin)和錫(ti)”。所述rram的阻變式存儲單元可以有“set”和“reset”模式，其中，“set”模式對應(yīng)于rram的阻變式存儲單元從高阻態(tài)變化為低阻態(tài)，rram的阻變式存儲單元存儲的數(shù)據(jù)為“0”，而“reset”模式對應(yīng)于rram的阻變式存儲單元從低阻態(tài)變化為高阻態(tài)，rram的阻變式存儲單元存儲的數(shù)據(jù)為“1”。

本發(fā)明實施例針對圖2所示的現(xiàn)有技術(shù)的非易失性存儲電路200進行了改進，提供了一種非易失性存儲電路，包括：靜態(tài)隨機存取存儲電路和阻變式存儲電路，其中，所述靜態(tài)隨機存取存儲電路與現(xiàn)有技術(shù)相同，而所述阻變式存儲電路包括：控制單元、第一阻變式存儲單元和第二阻變式存儲單元，其中，所述控制單元的第一輸入端輸入有第一開關(guān)控制信號，所述控制單元的第二輸入端連接所述第一鎖存點，所述控制單元的輸出端連接所述第一阻變式存儲單元的第一端和所述第二阻變式存儲單元的第一端，所述控制單元在所述第一開關(guān)控制信號的控制下導通或關(guān)斷，所述第一阻變式存儲單元的第二端連接所述第二位線，所述第二阻變式存儲單元的第二端連接所述第一位線，本發(fā)明實施例的非易失性存儲電路相比于現(xiàn)有技術(shù)，具有更低的功耗，還進一步地提高了非易失性存儲電路的集成度。

為使本發(fā)明的上述目的、特征和有益效果能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。

需要指出的是，本發(fā)明提出的非易失性存儲電路300可以為一種非易失性靜態(tài)隨機存取存儲電路。

圖3是本發(fā)明實施例非易失性存儲電路的結(jié)構(gòu)框圖，如圖3所示，本發(fā)明實施例提出的非易失性存儲電路300包括：靜態(tài)隨機存取存儲電路310和阻變式存儲電路320；其中，所述靜態(tài)隨機存取存儲電路310可以包括：

雙穩(wěn)態(tài)鎖存單元330，具有第一鎖存點q和第二鎖存點qb，所述第一鎖存點q和第二鎖存點qb所存儲的數(shù)據(jù)相反；

第一傳輸單元(圖中未示出)，其第一端連接第一位線bl，其第二端連 接所述第一鎖存點q，其控制端連接字線wl，所述第一傳輸單元在所述字線wl的控制下導通或關(guān)斷；

第二傳輸單元(圖中未示出)，其第一端連接第二位線blb，其第二端連接所述第一鎖存點qb，其控制端連接字線wl，所述第二傳輸單元在所述字線wl的控制下導通或關(guān)斷。

所述阻變式存儲電路320可以包括：控制單元(圖中未示出)、第一阻變式存儲單元r1和第二阻變式存儲單元r2。

其中，所述控制單元的第一輸入端輸入有第一開關(guān)控制信號swl，所述控制單元的第二輸入端連接所述第一鎖存點q，所述控制單元的輸出端連接所述第一阻變式存儲單元r1的第一端和所述第二阻變式存儲單元r2的第一端，所述控制單元在所述第一開關(guān)控制信號swl的控制下導通或關(guān)斷；所述第一阻變式存儲單元r1的第二端連接所述第二位線blb；所述第二阻變式存儲單元r2的第二端連接所述第一位線bl。

在所述第一開關(guān)控制信號swl的控制下，所述控制單元適于控制所述第一阻變式存儲單元r1和/或第二阻變式存儲單元r2接收并存儲所述第一鎖存點q所存儲的數(shù)據(jù)，或者控制所述第一阻變式存儲單元r1和/或第二阻變式存儲單元r2將所存儲的數(shù)據(jù)恢復至所述第一鎖存點q。

在具體實施中，所述控制單元可以包括：第一nmos晶體管mn1，所述第一nmos晶體管mn1的柵極、源極和漏極分別連接所述控制單元的第一輸入端、第二輸入端和輸出端。

圖4是本發(fā)明實施例雙穩(wěn)態(tài)鎖存單元的電路圖。結(jié)合圖3和圖4所示，在具體實施中，所述雙穩(wěn)態(tài)鎖存單元330可以包括：交叉耦合的反相器inv1和inv2，具體地，所述雙穩(wěn)態(tài)鎖存單元330可以包括：第二nmos晶體管mn2、第三nmos晶體管mn3、第一pmos晶體管mp1和第二pmos晶體管mp2。

其中，所述第二nmos晶體管mn2的柵極連接所述第一pmos晶體管mp1的柵極，并連接所述第三nmos晶體管mn3的漏極以及所述第二pmos晶體管mp2的漏極，所述第二nmos晶體管mn2的源極接地vss，所述第 二nmos晶體管mn2的漏極連接所述第一pmos晶體管mp1的漏極，并連接所述第三nmos晶體管mn3的柵極以及所述第二pmos晶體管mp2的柵極；所述第三nmos晶體管mn3的源極接地vss，所述第一pmos晶體管mp1的源極連接電源vcc，所述第二pmos晶體管mp2的源極連接電源vcc，所述第二nmos晶體管mn2的漏極連接所述第一鎖存點q，所述第三nmos晶體管mn3的漏極連接所述第一鎖存點qb。

在具體實施中，所述第一傳輸單元可以包括：第四nmos晶體管mn4，所述第四nmos晶體管mn4的柵極連接所述字線wl，所述第四nmos晶體管mn4的源極連接所述第一位線bl，所述第四nmos晶體管mn4的漏極連接所述第一鎖存點q。

在具體實施中，所述第二傳輸單元可以包括：第五nmos晶體管mn5，所述第五nmos晶體管mn5的柵極連接所述字線wl，所述第五nmos晶體管mn5的源極連接所述第二位線blb，所述第五nmos晶體管mn5的漏極連接所述第一鎖存點qb。

本發(fā)明實施例非易失性存儲電路300可以包括四種工作模式，分別為讀、寫、存儲和恢復。

所述非易失性存儲電路300的讀模式與常規(guī)的sram讀模式相同，讀取非易失性存儲電路300中所存儲的數(shù)據(jù)的操作步驟可以包括：

利用所述第一開關(guān)控制信號swl控制所述控制單元(第一nmos晶體管mn1)關(guān)斷，并利用所述字線wl控制所述第一傳輸單元(第四nmos晶體管mn4)和所述第二傳輸單元(第五nmos晶體管mn5)導通，所述第一位線bl和第二位線blb分別讀取所述第一鎖存點q和第一鎖存點qb存儲的數(shù)據(jù)。

所述非易失性存儲電路300的寫模式可以與常規(guī)的sram寫模式相同，向非易失性存儲電路300中的第一鎖存點q和第二鎖存點qb寫入數(shù)據(jù)可以包括以下步驟：

利用所述字線wl控制所述第一傳輸單元(第四nmos晶體管mn4)和所述第二傳輸單元(第五nmos晶體管mn5)導通，所述第一位線bl上的 數(shù)據(jù)被寫入所述第一鎖存點q，所述第二位線blb上的數(shù)據(jù)被寫入所述第一鎖存點qb。

本發(fā)明實施例的非易失性存儲電路300的寫模式還可以包括：利用所述第一開關(guān)控制信號swl控制所述控制單元(第一nmos晶體管mn1)導通，所述第一阻變式存儲單元r1和/或所述第二阻變式存儲單元r2將其存儲的數(shù)據(jù)寫入所述第一鎖存點q。

非易失性存儲電路300可以將第一鎖存點q存儲的數(shù)據(jù)存儲于所述第一阻變式存儲單元r1和/或第二阻變式存儲單元r2，使非易失性存儲電路300進入所述存儲模式，其存儲模式可以包括：

控制所述第一位線bl輸出為邏輯高電平，所述第二位線blb輸出為邏輯低電平，利用所述第一開關(guān)控制信號swl控制所述控制單元(第一nmos晶體管mn1)導通，所述第一阻變式存儲單元r1和/或第二阻變式存儲單元r2接收并存儲所述第一鎖存點q所存儲的數(shù)據(jù)。

若第一鎖存點q存儲的數(shù)據(jù)為“0”，負壓偏置將使所述第二阻變式存儲單元r2將變化為高阻態(tài)，所述阻變式存儲電路320存儲的數(shù)據(jù)為“1”；若第一鎖存點q存儲的數(shù)據(jù)為“1”，正壓偏置將使所述第二阻變式存儲單元r1將變化為低阻態(tài)，所述阻變式存儲電路320存儲的數(shù)據(jù)為“0”。

當電源vcc被關(guān)斷時，所述靜態(tài)隨機存取存儲電路310存儲的數(shù)據(jù)丟失，但是由于非易失性存儲電路300在存儲模式時已將靜態(tài)隨機存取存儲電路310存儲的數(shù)據(jù)存儲起來，并不會丟失，并且非易失性存儲電路300可以在電源vcc再次開啟時進入恢復模式，所述恢復模式可以包括：

控制所述第二位線blb輸出為邏輯高電平，所述第一位線bl輸出為邏輯低電平，利用所述第一開關(guān)控制信號swl控制所述控制單元(第一nmos晶體管mn1)導通，所述第一阻變式存儲單元r1和/或第二阻變式存儲單元r2將所存儲的數(shù)據(jù)恢復至所述第一鎖存點q。

需要說明的是，本文中的“邏輯高電平”指的是可被識別為數(shù)字信號“1”的電平范圍，“邏輯低電平”指的是可被識別為數(shù)字信號“0”的電平范圍，同時，本文中所提及的存儲的數(shù)據(jù)“0”和“1”也指的是可被識別為數(shù)字信號“0”和“1” 的電平范圍，二者是相對的概念，其具體電平范圍并不做具體限制。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應(yīng)當以權(quán)利要求所限定的范圍為準。