讀出電路及使用該讀出電路的非易失性存儲器的制造方法
【專利摘要】讀出電路(1)具備：從電源向第1及第2輸入(2、3)供給負載電流的電流負載電路(4)；將第1及第2輸入(2、3)的電位放電為接地電平的第1放電電路(6)；將第1及第2輸入(2、3)的電位設為等電位的均衡電路(8)；將第1及第2輸入(2、3)作為差動輸入來接受并輸出作為差動輸出的第1及第2讀出輸出(9、10)的差動電路(11)；和將第1及第2讀出輸出(9、10)的電位放電為接地電平的第2放電電路(13)。
【專利說明】讀出電路及使用該讀出電路的非易失性存儲器
【技術領域】
[0001]本發(fā)明涉及使用電阻變化元件的非易失性存儲器及其讀出電路，尤其涉及實現(xiàn)低電壓動作及低耗電的技術。
【背景技術】
[0002]以往，作為非易失性存儲器，大多利用使用了浮柵型或MONOS型晶體管的NAND閃速存儲器或NOR閃速存儲器。近年來，作為下一代的非易失性存儲器，STT_MRAM(SpinTransfer Torque Magnetoresistive Random Access Memory)或ReRAM(Resistance RAM)或PRAM (Phase Change RAM)等電阻變化型的非易失性存儲器備受關注。
[0003]針對電阻變化型存儲器的數(shù)據(jù)的改寫是通過在電阻變化元件中流過改寫電流并使其電阻狀態(tài)變化而進行的。高電阻狀態(tài)被稱為HRS、低電阻狀態(tài)被稱為LRS。電流單向流過電阻變化元件而使電阻狀態(tài)變化的構成稱為單極型，電流雙向流過電阻變化元件、也就是說改變電流流動的方向而使電阻狀態(tài)變化的構成被稱為雙極型。
[0004]再有，針對電阻變化型存儲器的數(shù)據(jù)的讀出是通過在電阻變化元件中流過讀出用的電流并檢測其電阻值而進行的。讀出電流被設定得比改寫電流還少。電阻變化型存儲器與閃速存儲器相比，具有以下特征:能夠進行高速的改寫，且能夠進行低電壓下的讀出動作。為此，近年來活用該特征，例如期待實現(xiàn)IV以下的低電壓且低耗電下的讀出。
[0005]讀出電路將已被寫入電阻變化元件的數(shù)據(jù)、也就是說電阻變化元件的電阻狀態(tài)和參考電阻(也可以設為電流或電壓)的狀態(tài)進行比較，由此判定數(shù)據(jù)的數(shù)字值?？墒?，作為電阻變化型存儲器的大課題，可列舉:電阻狀態(tài)(電阻值)根據(jù)改寫次數(shù)而散亂，或電阻狀態(tài)在時間上產(chǎn)生變動。
[0006]因而，在讀出電路中，即便電阻變化元件的電阻值大幅度散亂的狀態(tài)、也就是說電阻變化元件的電阻狀態(tài)如剛剛對存儲器單元進行完寫入的狀態(tài)那樣對于參考電阻而言是容限充分的狀態(tài)，即便如快到壽命的狀態(tài)那樣是幾乎不存在容限的狀態(tài)，也要求可正確地判定存儲器單元的數(shù)字值。作為左右非易失性存儲器的數(shù)據(jù)保持特性的參數(shù)，在電阻變化元件及參考電阻雙方的電阻值近似的情況下，讀出電路是否能高精度且穩(wěn)定地判定電阻變化元件的電阻值是重要的。
[0007]對于前述的低電壓化的期望來說，讀出電路存在如下課題。讀出電路通過將存儲器單元與參考單元的電阻差分值變換成電流或電壓并利用放大器將其放大來判定數(shù)字值。讀出電路中，隨著所供給的電壓變成低電壓，電阻差分值變小，因此僅僅電阻差分值被變換成電壓等的變換值變小，被分配給放大器內(nèi)部的晶體管的電壓下降。由此，放大器的增益下降，雙晶體管(pair transistor)的失配也增加，因此讀出速度、精度下降。若進一步進行低電壓化，則讀出電路的誤動作增加，最差的情況下讀出電路的功能有可能停止。
[0008]作為使讀出電路的動作電壓下限律速的電路，考慮使用了基于普通的電流反射鏡電路的負載電路和差動晶體管對的差動放大器(跨導(trans-conductance)放大器)。如果將該電路中的晶體管的閾值設為Vth、將用于使晶體管保持飽和狀態(tài)的漏極電壓設為Vds_sat，則用Vth+Vds_sat來表示使電流反射鏡電路保持飽和狀態(tài)所需的電壓。再有，由于可用2XVds_sat來表示使差動放大器保持飽和狀態(tài)所需的電壓，故該電路的最低動作電壓Vdd_min 成為 Vdd_min = Vth+3XVds_sat。
[0009]例如若考慮Vth = 600mV、Vds_sat = 200mV的處理工藝，則最低動作電壓Vdd_min為1.2V。為了將最低動作電壓Vdd_min設為IV以下，需要使Vth更低的處理工藝，進一步降低 Vds_sat。
[0010]在先技術文獻
[0011]專利文獻
[0012]專利文獻I JP特開2009-266325號公報
[0013]專利文獻2 JP特開2005-285161號公報
[0014]專利文獻3 JP特開2003-151282號公報
[0015]專利文獻4:美國專利第6590805號說明書
[0016]專利文獻5:美國專利申請公開第2011/0110142號說明書
[0017]專利文獻6:美國專利申請公開第2011/0116296號說明書
[0018]專利文獻7:美國專利第5422854號說明書
[0019]專利文獻8:美國專利第7495984號說明書

【發(fā)明內(nèi)容】

[0020]-發(fā)明所要解決的技術問題-
[0021]但是，可以預見:降低Vth會招致漏電流的增加，降低Vds_sat會使雙晶體管的失配增大或放大器的分辨率下降。為此，過度地降低這些參數(shù)這樣的變更并不是上策。再有，如果動作電壓過度地成為低電壓，則PN結等寄生電容成為位線失配的要因，對讀出動作造成的影響增大。因而，需要減小位線的寄生電容。
[0022]本發(fā)明所要解決的問題點在于，在閾值附近的低電壓下能夠執(zhí)行電路動作，高速且高精度地讀出數(shù)據(jù)。
[0023]用于解決技術問題的方案
[0024]本發(fā)明將以下列舉的點作為特征來解決上述課題。
[0025]第I發(fā)明的構成的主要特征在于，具備:從電源向非易失性存儲器陣列側所連接的第I及第2輸入供給負載電流的電流負載電路；通過基于第I放電信號的控制將第I及第2輸入的電位放電為接地電平的第I放電電路；通過基于均衡信號的控制將第I及第2輸入的電位短路并設為等電位的均衡電路；將第I及第2輸入作為差動輸入來接受并輸出作為差動輸出的第I及第2讀出輸出的差動電路；和通過基于第2放電信號的控制將第I及第2讀出輸出的電位放電為接地電平的第2放電電路，對第I輸入與接地間的電阻值和第2輸入與接地間的電阻值進行比較，從第I讀出輸出及第2讀出輸出讀出比較結果。
[0026]第2發(fā)明的構成的主要特征在于，在第I發(fā)明的構成中，在讀出電路進行讀出動作前，第I放電電路依據(jù)于第I放電信號，將第I及第2輸入固定為接地電平，均衡電路依據(jù)于均衡信號將第I及第2輸入設定為短路狀態(tài)，第2放電電路依據(jù)于第2放電信號，將第I及第2讀出輸出固定為接地電平；在讀出電路進行讀出動作時，第I放電電路依據(jù)于第I放電信號，解除第I及第2輸入向接地電平的固定，均衡電路在第I放電電路進行的解除后，依據(jù)于均衡信號將第I及第2輸入的短路狀態(tài)的設定解除，第2放電電路在均衡電路進行的解除后，依據(jù)于第2放電信號來解除第I及第2讀出輸出向接地電平的固定，根據(jù)上述構成，對第I輸入與接地間的電阻值和第2輸入與接地間的電阻值進行比較，從第I讀出輸出及第2讀出輸出讀出比較結果。
[0027]第3發(fā)明的構成的主要特征在于，是一種將電阻變化型存儲器單元的數(shù)據(jù)與參考單元進行比較而讀出的讀出電路，具備:
[0028]存儲器單元側輸入，其被連接至電阻變化型存儲器單元；
[0029]參考側輸入，其被連接至參考單元；
[0030]電流反射鏡對，其具有一對P溝道晶體管，一對P溝道晶體管各自的源極與電源連接，一個P溝道晶體管的漏極與一對P溝道晶體管的柵極連接，形成與參考側輸入所連接的反射鏡電流輸入漏極，另一 P溝道晶體管的漏極形成與存儲器單元側輸入連接的反射鏡電流輸出漏極，
[0031]第I均衡晶體管，其柵極接受均衡信號，漏極及源極被連接在所述電流反射鏡對中的一對P溝道晶體管的漏極間；
[0032]第I放電晶體管對，其具有一對N溝道晶體管，一對N溝道晶體管各自的柵極接受第I放電信號，一個N溝道晶體管的漏極與第I均衡晶體管的漏極連接，另一 N溝道晶體管的漏極與第I均衡晶體管的源極連接，一對N溝道晶體管各自的源極與接地連接；
[0033]差動晶體管對，其具有一對P溝道晶體管，一對P溝道晶體管各自的源極與電源連接，一個P溝道晶體管的柵極與第I均衡晶體管的漏極連接，另一 P溝道晶體管的柵極與第I均衡晶體管的源極連接，從一對P溝道晶體管的漏極輸出作為差動輸出的第I及第2讀出輸出；和
[0034]第2放電晶體管對，其具有一對N溝道晶體管，一對N溝道晶體管各自的柵極接受第2放電信號，一對N溝道晶體管的漏極分別與差動晶體管對中的一對P溝道晶體管的漏極連接，各自的源極與接地連接。
[0035]第4發(fā)明的構成的特征在于，在第3發(fā)明的構成的基礎上，還具備筘位晶體管對，其具有一對N溝道晶體管，所述一對N溝道晶體管各自的柵極接受筘位電壓輸入，作為輸入信號，
[0036]反射鏡電流輸入漏極經(jīng)由筘位晶體管對中的一個N溝道晶體管的漏極及源極而與參考側輸入連接，
[0037]反射鏡電流輸出漏極經(jīng)由筘位晶體管對中的另一 N溝道晶體管的漏極及源極而與存儲器單元側輸入連接，
[0038]將參考側輸入與存儲器單兀側輸入的輸出電位設定成自提供給筘位電壓輸入的電壓減去筘位晶體管對的閾值而得的電平。
[0039]第5發(fā)明的構成的特征在于，在第4發(fā)明的構成的基礎上，根據(jù)向筘位電壓輸入施加電壓，以使存儲器單元側輸入及參考側輸入的輸出電壓變?yōu)?00mV以下的構成，控制施加給ReRAM或MRAM的元件的電壓，提高讀出可靠性。
[0040]第6發(fā)明的構成的特征在于，在第4發(fā)明的構成的基礎上還具備第2均衡晶體管，其具有N溝道晶體管，該N溝道晶體管的柵極接受均衡信號，該N溝道晶體管的漏極及源極被連接在參考側輸入及存儲器單元側輸入之間，即便在低電壓動作時也將參考側輸入與存儲器單元側輸入的輸出電位正確地設定成同電位。
[0041]第7發(fā)明的構成的特征在于，在第6發(fā)明的構成的基礎上，差動晶體管對中的一個P溝道晶體管的柵極取代第I均衡晶體管的漏極而與第2均衡晶體管的漏極連接，另一 P溝道晶體管的柵極取代第I均衡晶體管的源極而與第2均衡晶體管的源極連接，差動晶體管對的柵極電位的共態(tài)電壓下降，更低電壓的動作成為可能。
[0042]第8發(fā)明的構成的特征在于，在第3發(fā)明的構成的基礎上，第I均衡晶體管由將P溝道晶體管與N溝道晶體管并聯(lián)連接而成的CMOS開關構成，由此實現(xiàn)低電壓動作。
[0043]第9發(fā)明的構成的特征在于，在第3發(fā)明的構成的基礎上還具備交叉耦合晶體管對，其具有第I及第2N溝道晶體管，第I及第2N溝道晶體管的漏極分別與第I及第2讀出輸出連接，各自的源極與接地連接，第IN溝道晶體管的柵極與第2N溝道晶體管的漏極連接，第2N溝道晶體管的柵極與第IN溝道晶體管的漏極連接，
[0044]使得第I讀出輸出、第2讀出輸出穩(wěn)定且使得下一塊(次級)的讀出變得容易。
[0045]第10發(fā)明的構成的特征在于，在第3發(fā)明的構成的基礎上，反射鏡電流輸入漏極取代參考側輸入的連接而與存儲器單元側輸入連接，反射鏡電流輸出漏極取代存儲器單元側輸入的連接而與參考側輸入連接，由此提高讀出電路的放大度。
[0046]第11發(fā)明的構成的特征在于，在第3發(fā)明的構成的基礎上還具備:
[0047]上拉晶體管，其具有柵極接受關閉信號且漏極與源極被連接在電流反射鏡對中的一對P溝道晶體管的柵極與電源之間的P溝道晶體管；和
[0048]柵極偏置晶體管，其具有CMOS開關，該CMOS開關被連接在電流反射鏡對中的一對P溝道晶體管的柵極與反射鏡電流輸入漏極之間，是將P溝道晶體管及N溝道晶體管并聯(lián)連接而構成的，且該CMOS開關接受關閉信號，
[0049]關閉信號互補地控制上拉晶體管中的P溝道晶體管及柵極偏置晶體管中的CMOS開關，以使一方處于導通狀態(tài)時另一方處于非導通狀態(tài)，
[0050]在第I放電晶體管對中的一對N溝道晶體管處于導通狀態(tài)時，為了使電流反射鏡對失效，將上拉晶體管中的P溝道晶體管控制為導通狀態(tài)并將柵極偏置晶體管中的CMOS開關控制為非導通狀態(tài)，另一方面在第I放電晶體管對中的一對N溝道晶體管處于非導通狀態(tài)時，為了使電流反射鏡對有效，將上拉晶體管中的P溝道晶體管控制為非導通狀態(tài)并將柵極偏置晶體管中的CMOS開關控制為導通狀態(tài)，
[0051 ] 根據(jù)上述構成，削減放電中或非放電中的消耗電流。
[0052]第12發(fā)明的構成的特征在于，在第3發(fā)明的構成的基礎上，
[0053]向電流反射鏡對輸入多個關閉信號，
[0054]電流反射鏡對具有多對P溝道晶體管，
[0055]該讀出電路還具備:
[0056]多個上拉晶體管，具有與多對P溝道晶體管分別對應地設置的P溝道晶體管，該P溝道晶體管的柵極接受多個關閉信號之中對應的I個關閉信號，且漏極與源極被連接在對應的一對P溝道晶體管的柵極與電源之間；和
[0057]多個柵極偏置晶體管，具有與多對P溝道晶體管分別對應地設置的CMOS開關，該CMOS開關與多個上拉晶體管之中的I個成對，且被連接在該對應的一對P溝道晶體管的柵極與反射鏡電流輸入漏極之間，將P溝道晶體管及N溝道晶體管并聯(lián)連接來構成該CMOS晶體管，該CMOS晶體管接受該成對的上拉晶體管所對應的關閉信號，
[0058]在第I放電晶體管對中的一對N溝道晶體管處于導通狀態(tài)時，為了使電流反射鏡對失效，多個關閉信號將分別對應的多個上拉晶體管中的P溝道晶體管控制為導通狀態(tài)、將分別對應的多個柵極偏置晶體管中的CMOS開關控制為非導通狀態(tài)，另一方面，在第I放電晶體管對中的一對N溝道晶體管處于非導通狀態(tài)時，為了使電流反射鏡對有效，多個關閉信號中的至少I個將成對的多個上拉晶體管及多個柵極偏置晶體管中對應的上拉晶體管及柵極偏置晶體管中的、P溝道晶體管控制為非導通狀態(tài)、將CMOS開關控制為導通狀態(tài)，
[0059]根據(jù)上述構成，削減放電中的消耗電流，并且在非放電狀態(tài)下能使電流反射鏡對的晶體管的驅動能力可變，通過設定為電源電壓所對應的最佳的驅動能力，從而提高動作速度。
[0060]第13發(fā)明的構成的特征在于，在第3發(fā)明的構成的基礎上，
[0061]在讀出電路進行讀出動作前，第I放電晶體管對依據(jù)于第I放電信號，將反射鏡電流輸入漏極及反射鏡電流輸出漏極固定于接地電平，第I均衡晶體管依據(jù)于均衡信號，將反射鏡電流輸入漏極及反射鏡電流輸出漏極設定為短路狀態(tài)，第2放電晶體管對依據(jù)于第2放電信號，將差動晶體管對中的一對P溝道晶體管的漏極分別固定于接地電平；
[0062]在讀出電路進行讀出動作時，第I放電晶體管對根據(jù)第I放電信號的變遷，解除反射鏡電流輸入漏極及反射鏡電流輸出漏極向接地電平的固定，第I均衡晶體管在第I放電晶體管對進行的解除后且經(jīng)過了所希望的均衡期間后，根據(jù)均衡信號的變遷，解除反射鏡電流輸入漏極及反射鏡電流輸出漏極的短路狀態(tài)，第2放電晶體管對在第I均衡晶體管進行的解除后且經(jīng)過了所希望的第I積分期間后，根據(jù)第2放電信號的變遷，解除差動晶體管對中的一對P溝道晶體管的漏極各自向接地電平的固定，
[0063]該讀出電路在第2放電晶體管對進行的解除后且經(jīng)過了所希望的第2積分期間后，基于差動晶體管對中的一對P溝道晶體管的漏極各自的電平來判定輸出邏輯電平，
[0064]根據(jù)上述構成，可有效地使晶體管的柵極電壓偏置，還補償位線輸入的電容偏差與差動晶體管對的輸入偏差，在寬的電源動作范圍內(nèi)、尤其是低耗電與超低電壓動作成為可能。
[0065]第14發(fā)明的構成的特征在于，具備:
[0066]第I及第3發(fā)明的任一讀出電路；
[0067]包括電阻變化型存儲器單元的非易失性存儲器陣列；
[0068]讀出用列選通器，其在讀出電路對非易失性存儲器陣列所包含的電阻變化型存儲器單元進行的讀出動作中選擇位線或源極線，該位線或源極線用于從非易失性存儲器陣列中選擇電阻變化型存儲器單元；
[0069]改寫電路，其對非易失性存儲器陣列所包含的電阻變化型存儲器單元進行改寫；和
[0070]改寫用列選通器，其在改寫電路對非易失性存儲器陣列所包含的電阻變化型存儲器單元進行的改寫動作中選擇位線或源極線，該位線或源極線用于從非易失性存儲器陣列中選擇電阻變化型存儲器單元，
[0071]根據(jù)上述構成，與共用改寫用及讀出用的列選通器的情況相比，削減讀出時的位線及源極線的寄生電容，低耗電及低電壓時的高速動作成為可能。[0072]第15發(fā)明的構成的特征在于，在第14發(fā)明的構成的基礎上，讀出用列選通器由N溝道晶體管的開關構成，改寫用列選通器由將P溝道晶體管與N溝道晶體管并聯(lián)連接而成的CMOS開關構成，由此在有比讀出動作更大的電流流動的寫入動作中，可供給抑制了電壓下降的改寫電壓，穩(wěn)定的改寫動作成為可能。另外，其特征在于，同在讀出電路與改寫電路中共用列選通器的情況相比，削減讀出時的位線及源極線的寄生電容，使低耗電及低電壓時的高速動作成為可能。
[0073]第16發(fā)明的構成的特征在于，在第14發(fā)明的構成的基礎上，讀出電路及讀出電路所連接的讀出用列選通器、以及改寫電路及改寫電路所連接的改寫用列選通器被配置于位線及所述源極線的一端側，根據(jù)上述構成，使得存儲器陣列的容器擴展變得容易，還因為可集中配置控制電路，所以電路面積的削減成為可能。
[0074]第17發(fā)明的構成的特征在于，在第14發(fā)明的構成的基礎上，讀出電路及讀出電路所連接的讀出用列選通器被配置在位線及所述源極線的一端側，改寫電路及改寫電路所連接的改寫用列選通器被配置在位線及所述源極線的另一端側，根據(jù)上述構成，降低列選通器附近的布線混雜，使得布局容易，以少的布線層數(shù)就能實現(xiàn)電路。
[0075]-發(fā)明效果-
[0076]根據(jù)以上的特征，本發(fā)明的讀出電路及使用其的非易失性存儲器電路如下所述起到優(yōu)越的作用效果。
[0077]首先，根據(jù)第I?第3發(fā)明，作為第I級放大級的電流負載電路或電流反射鏡對能僅在將這些零部件基本保持為飽和狀態(tài)的電壓和向存儲器單元偏置的電壓下動作，IV以下的低電壓下的動作成為可能，可實現(xiàn)基于低電壓的低耗電動作。
[0078]再有，根據(jù)第I?第3發(fā)明，作為第2級放大級的差動電路或差動晶體管對不需要保持為飽和狀態(tài)的電壓就能實現(xiàn)低電壓動作。
[0079]還有，根據(jù)第3發(fā)明，在第I級及第2級放大級中，P溝道晶體管是主要的動作晶體管，各晶體管自將各自的輸入電壓向接地側放電的狀態(tài)開始進行動作，因此可在寬范圍內(nèi)設定施加給晶體管柵極的電壓，可采取適于低電壓動作的構成。
[0080]另外，根據(jù)第4與第5發(fā)明，利用筘位晶體管對的作用來減小位線的電壓波動，控制施加給存儲器元件的電壓，能夠提高存儲器元件的可靠性。
[0081]再者，根據(jù)第6發(fā)明，通過隔著筘位晶體管對而插入2個均衡晶體管，從而尤其是低電壓動作時的均衡動作的精度、即2端子的電壓的均衡精度提高，讀出動作的精度和穩(wěn)定性提聞。
[0082]另外，根據(jù)第7發(fā)明，在低電壓動作時通過從經(jīng)由筘位晶體管對的位置取出第I級放大級的輸出，從而可降低該輸出的共態(tài)電壓，成為適于第2級放大級的低電壓動作的構成。
[0083]此外，根據(jù)第8發(fā)明，通過由CMOS開關來構成均衡晶體管，從而能夠實現(xiàn)低電壓動作。
[0084]再有，根據(jù)第9發(fā)明，通過將N溝道晶體管的交叉耦合晶體管對插入讀出輸出，從而在讀出輸出電平超過了N溝道晶體管的閾值時可將低電平側的輸出固定在接地電平，因此噪聲耐性提高，并且信號向次級的傳輸變得容易。
[0085]還有，根據(jù)第10發(fā)明，通過將反射鏡電流輸入漏極反轉連接至存儲器單元側輸入并將反射鏡電流輸出漏極反轉連接至參考側輸入，從而可提高讀出存儲器單元的低電阻狀態(tài)之際的放大度，提高校驗精度。
[0086]再者，根據(jù)第11發(fā)明，在放電中通過將電流反射鏡對設為截止，從而可實現(xiàn)低耗電化。
[0087]另外，根據(jù)第12發(fā)明，通過使電流反射鏡對的晶體管的尺寸可變，從而可減小高電壓動作時的晶體管的尺寸，可抑制放電剛剛解除后的超射，均衡時間的削減、也就是說高速化與低消耗電流化成為可能。
[0088]此外，根據(jù)第13發(fā)明，即便在第I級動作中放電解除后，通過繼續(xù)進行一會均衡動作，從而可降低第I級輸入的電容(列選通器等)的有系統(tǒng)的偏差，可提高低電壓動作中的讀出精度。
[0089]另外，根據(jù)第13發(fā)明，在第2級動作中均衡動作被解除，經(jīng)過一會的時間后解除第2級放電，由此可抵消第2級差動晶體管對的偏差電壓，可防止誤動作。
[0090]進而，根據(jù)第14及第15發(fā)明，通過將列選通器分離為讀出用與改寫用，從而在以讀低電壓進行取動作的情況下可遮蔽易變成龐大的寫入用列選通器的漏極電容，對讀出時的低消耗電流化和高速化有貢獻。
[0091]再有，根據(jù)第16發(fā)明，通過將列選通器匯集于位線的一端并作為讀出用與改寫用，從而可縮小布局面積，存儲器陣列的擴展也變得容易起來。
[0092]還有，根據(jù)第17發(fā)明，通過將列選通器分散于位線的兩端并作為讀出用與改寫用，從而可緩和列選通器的布線混雜，以較少的布線層數(shù)就能實現(xiàn)電路。
【專利附圖】

【附圖說明】
[0093]圖1是包括實施例1涉及的讀出電路的非易失性存儲器的框圖。
[0094]圖2是實施例2涉及的讀出電路的電路圖。
[0095]圖3是實施例2涉及的電流反射鏡對的動作的說明圖。
[0096]圖4是實施例3涉及的讀出電路的電路圖。
[0097]圖5是實施例4涉及的讀出電路的電路圖。
[0098]圖6是實施例5涉及的讀出電路的電路圖。
[0099]圖7是實施例6涉及的讀出電路的電路圖。
[0100]圖8是實施例6涉及的電流反射鏡對的動作的說明圖。
[0101]圖9是實施例7涉及的讀出電路的電路圖。
[0102]圖10是實施例8涉及的讀出電路的電路圖。
[0103]圖11是實施例9涉及的讀出電路的電路圖。
[0104]圖12是對實施例9涉及的讀出電路的動作進行說明的波形圖。
[0105]圖13是實施例10涉及的讀出電路的電路圖。
[0106]圖14是對實施例10涉及的讀出電路的動作進行說明的波形圖。
[0107]圖15是實施例11涉及的非易失性存儲器的框圖。
[0108]圖16是實施例12涉及的非易失性存儲器的框圖。
[0109]圖17是實施例13涉及的非易失性存儲器的框圖?！揪唧w實施方式】
[0110]以下，對本申請發(fā)明的各實施例進行說明。其中，在各實施例中對相同的構成要素或相同的信號等賦予共同的符號。
[0111]實施例1
[0112]首先，對實施例1涉及的讀出電路進行說明。
[0113]圖1是具備作為本發(fā)明一實施例的讀出電路的非易失性存儲器的框圖。讀出電路I的第I輸入2及第2輸入3經(jīng)由列選通器(column gate) 1005而與非易失性存儲器陣列1000連接。第I輸入2及第2輸入3分別和非易失性存儲器陣列1000所包含的非易失性存儲器單元(有時單稱為存儲器單元)、或參考單元等連接。
[0114]設想?yún)⒖紗卧c存儲器單元同樣地使用了非易失性存儲器單元、或將存儲器單元的電阻變化元件置換成聚硅電阻或晶體管等。另外，參考單元只要成為存儲器單元的比較基準即可，并未限定于這些構成。讀出電路I輸出第I讀出輸出9與第2讀出輸出10的差動輸出。
[0115]構成非易失性存儲器陣列1000的非易失性存儲器單元是2端子的電阻變化元件，由ReRAM、STT-MRAM、PRAM等構成。本實施例中，設想存儲器元件中添加了存取晶體管的ITlR型的存儲器單元。ITlR型的存儲器單元中，在存取晶體管的漏極側或源極側插入電阻變化元件。在此，設想在存取晶體管的漏極側插入了電阻變化元件的構成。
[0116]配置于位線方向的存儲器單元的電阻變化元件側和并走的位線連接，存取晶體管的源極側和沿位線并走的源極線連接。字線配置在與源極線及位線正交的方向上，沿字線并走的存儲器單元的存取晶體管的柵極和字線連接。可通過選擇字線的行驅動器1006和選擇位線的列選通器1005來選擇任意的存儲器單元。另外，在每次對存儲器單元進行存取時，無需選擇該存儲器單元所連接著的源極線，只要在讀出中將全部源極線設定為接地電位即可。
[0117]讀出電路I由電流負載電路4、第I放電電路6、均衡電路(equalize circuit) 8>差動電路11和第2放電電路13構成。由從電源VDD供給負載電流的電流反射鏡電路等構成的電流負載電路4的輸出作為第I輸入2與第2輸入3而被輸出至列選通器1005,并且與將第I輸入2及第2輸入3放電為接地(GND)電平的第I放電電路6、和將第I輸入2與第2輸入3短路的均衡電路8連接。再有，第I輸入2與第2輸入3作為差動輸入而被連接至基準電位為電源VDD的差動電路11。在作為差動電路11的差動輸出的第I讀出輸出9及第2讀出輸出10上連接將這些部件放電成接地(GND)電平的第2放電電路13。
[0118]借助被輸入至非易失性存儲器的控制信號1002，定時產(chǎn)生電路1007被啟動，執(zhí)行讀出動作。用地址譯碼器1004譯碼已被輸入非易失性存儲器的地址輸入1001，來驅動列選通器1005與行驅動器1006。而且，地址輸入1001所對應的所希望的存儲器單元的位線和參考單元的位線被連接至第I輸入2或第2輸入3。
[0119]作為讀出電路I進行的讀出動作的定時所需的信號，定時產(chǎn)生電路1007生成均衡信號7、第I放電信號5、第2放電信號12等，并且進行對讀出電路I的第I讀出輸出9與第2讀出輸出10進行鎖存的鎖存電路1008的控制。從非易失性存儲器讀出的數(shù)據(jù)作為數(shù)據(jù)輸出1003而被輸出。
[0120]接著，對讀出動作的定時進行說明。[0121]作為讀出動作前的初始化狀態(tài)，讀出電路I使第I輸入2與第2輸入3呈短路狀態(tài)且初始化為接地電平。該狀態(tài)下，差動電路11的差動輸入為接地，例如可供給由P溝道晶體管構成的差動晶體管的最大的漏極電流，因此高速的動作成為可能。此外，此時在差動電路11中流動的電流為最大。為此，為了實現(xiàn)低耗電化，不言而喻在讀出動作開始之前切斷差動電路11的源極側的電流路徑的方法是優(yōu)選的。
[0122]通過以下的步驟執(zhí)行讀出動作。
[0123]首先，在步驟I中，在讀出動作前定時產(chǎn)生電路1007至少將第I放電信號5及均衡信號7初始化為初始值。具體是，在第I放電電路中按照第I輸入2與第2輸入3成為接地電平的方式初始化第I放電信號5，在均衡電路8中按照第I輸入2與第2輸入3成為短路狀態(tài)的方式初始化均衡信號7。
[0124]接著，在步驟2中，在讀出開始時定時產(chǎn)生電路1007驅動第I放電信號5。由此，第I輸入2與第2輸入3向接地電平固定的狀態(tài)被解除。在均衡電路8中第I輸入2及第2輸入3為短路狀態(tài)，從電流負載電路4供給電流，因此第I輸入2與第2輸入3在保持等電位的同時上升。此時，第I輸入2與第2輸入3的寄生電容被充電成等電位，因此在以后的步驟中可抑制起因于輸入電容的差異的輸入電壓失配。
[0125]接著，在步驟3中，在經(jīng)過了所希望的均衡時間后，定時產(chǎn)生電路1007驅動均衡信號7。由此，均衡電路8造成的第I輸入2與第2輸入3的短路狀態(tài)被解除。而且，第I輸入2與第2輸入3的電位開始產(chǎn)生和存儲器單元的電阻值與參考單元的電阻值之差對應的電位差。
[0126]步驟3之后，在步驟4中，經(jīng)過了所希望的第I積分期間后，定時產(chǎn)生電路1007驅動第2放電信號12。由此，解除由第2放電電路13造成的第I讀出輸出9與第2讀出輸出10向接地電平固定的狀態(tài)。被固定于接地電平的第I讀出輸出9與第2讀出輸出10的電位因向各自的寄生電容的充電和基于電阻值的IR電壓降而在電位上賦以差分，同時上升。
[0127]另外，第I讀出輸出9與第2讀出輸出10在步驟3以前的步驟中被固定為接地電平。在向接地電平的固定中，預先切斷差動電路11的電流路徑對于低耗電化來說是優(yōu)選的。
[0128]第I積分期間被設定成第I輸入2與第2輸入3的差電壓充分產(chǎn)生的時間，以使差動電路11不會因差動電路11的輸入的偏差電壓(offset voltage)和非共態(tài)的噪聲電壓而進行誤動作。
[0129]步驟4之后，在步驟5中，經(jīng)過了所希望的第2積分期間后，若第I讀出輸出9與第2讀出輸出10的差電壓充分地產(chǎn)生，則定時產(chǎn)生電路1007驅動鎖存電路1008并將數(shù)據(jù)鎖存(保持)。作為鎖存電路1008，可使用RS雙穩(wěn)態(tài)多諧振蕩器或變換器的交叉耦合構成
坐寸ο
[0130]如以上所說明過的，在本實施例中，通過將使用了電流負載電路4的第I級放大級和使用了差動電路11的第2級放大級進行連接，并將第I輸入2及第2輸入3設定為接地電平附近，從而可使這些放大級的動作點為低電壓。也就是說，本實施例涉及的讀出電路I成為適于低電壓動作的構成。
[0131]實施例2
[0132]接著，使用晶體管電平的等效電路，對實施例2涉及的讀出電路進行說明。[0133]圖2是實施例2涉及的讀出電路的電路圖，使用晶體管具體地示出實施例1的構成。
[0134]讀出電路20由具有一對P溝道晶體管28a、28b的電流反射鏡對28、第I均衡晶體管29、具有一對N溝道晶體管30a、30b的第I放電晶體管對30、具有一對P溝道晶體管31a、31b的差動晶體管對31和具有一對N溝道晶體管32a、32b的第2放電晶體管對32構成。
[0135]電流反射鏡對28的反射鏡電流輸入漏極33與參考側輸入22 (REF)連接，反射鏡電流輸出漏極34與存儲器單元側輸入21 (DAT)連接。電流反射鏡對28構成第I級放大級，差動晶體管對31構成第二級放大級。電流反射鏡對28中，P溝道晶體管28a的漏極與P溝道晶體管28a、28b的柵極連接而形成反射鏡電流輸入漏極33，P溝道晶體管28b的漏極形成反射鏡電流輸出漏極34。另外，也可以是P溝道晶體管28b的漏極與P溝道晶體管28a、28b的柵極連接而形成反射鏡電流輸入漏極33，P溝道晶體管28a的漏極形成反射鏡電流輸出漏極34。
[0136]第I均衡晶體管29由柵極接受均衡信號23 (EQ)、漏極及源極被連接至P溝道晶體管28a、28b各自的漏極間的N溝道晶體管構成。
[0137]第I放電晶體管對30中的各N溝道晶體管30a、30b的柵極被共同地輸入第I放電信號24 (DISCI)。再有，N溝道晶體管30a的漏極與第I均衡晶體管29的漏極連接，N溝道晶體管30b的漏極與第I均衡晶體管29的源極連接。N溝道晶體管30a、30b各自的源極與接地連接。
[0138]差動晶體管對31的P溝道晶體管31a、31b的源極側連接作為共同的電流源的、因電壓BIAS而被偏置的P溝道的負載晶體管31c。再有，P溝道晶體管31a、31b各自的柵極連接向差動晶體管對31的差動輸入OR、0D。第I均衡晶體管29的漏極與差動輸入OR連接，源極與差動輸入OD連接。差動晶體管對31輸出第I讀出輸出26 (OA)與第2讀出輸出27 (OB)，以作為差動輸出。另外，在第2放電晶體管對32為導通狀態(tài)時，若為了減少貫通電流而使P溝道晶體管31c偏置成非導通，則可削減消耗電流。
[0139]在第2放電晶體管對32中的N溝道晶體管32a、32b的柵極被共同地輸入第2放電信號25(DISC2)。N溝道晶體管32a的漏極與第I讀出輸出26連接，N溝道晶體管32b的漏極與第2讀出輸出27連接。N溝道晶體管32a、32b各自的源極與接地連接。
[0140]關于本實施例中的讀出動作的定時，與實施例1同樣。在此，使用圖3對低電壓下的電流反射鏡對28的動作進行說明。圖3是電流反射鏡對的動作的說明圖。圖3的縱軸表示電流反射鏡對28的漏極電流IDS，橫軸表示漏極電壓VDAT。再有，漏極電壓VDAT對應于圖2中的存儲器單元側輸入21及參考側輸入22的輸出電壓。
[0141]如果將電流反射鏡對28的動作近似為低電壓下的直流動作，則電流反射鏡對28的輸入電流等于參考側的被二極管連接的P溝道晶體管28a的IV特性152和參考側輸入22的等效電阻的IV特性154的交點OP的漏極電流。交點OP是存儲器單元側的P溝道晶體管28b的動作點。再有，交點OP的漏極電壓是輸出電壓REF149，并且是存儲器單元側的P溝道晶體管28b的柵極電壓。通過交點OP的存儲器單元側的P溝道晶體管28b的IV特性153對應于存儲器單元的電流負載電路的特性。
[0142]在從電阻變化元件的電阻值不同的存儲器單元中讀出數(shù)據(jù)的情況下，電流反射鏡對28的輸出電壓由存儲器單元側的P溝道晶體管28b的IV特性153和存儲器單元側輸入21的等效電阻的IV特性(155及156)的交點來決定。例如，在電阻變化元件為低電阻(LRS)狀態(tài)的情況下，和存儲器單元側輸入21的等效電阻(LRS)的IV特性156的交點A表示低電阻時(LRS)的輸出電壓DAT159。相反，在電阻變化元件為高電阻(HRS)狀態(tài)的情況下，和存儲器單元側輸入21的等效電阻(HRS)的IV特性155的交點B表示高電阻時(HRS)的輸出電壓DAT158。交點A、B如果被包含于存儲器單元側的P溝道晶體管28b的IV特性153的飽和區(qū)域內(nèi)，則如圖3所示，可知對于輸出電壓REF149而言可產(chǎn)生大的差分電壓。
[0143]若將電流反射鏡對28中的P溝道晶體管的閾值設為Vtp、將電流反射鏡對28作為反射鏡電路而動作所需的飽和漏極電壓設為Vds_sat、將存儲器單元所需的偏置電壓設為Vc,則電流反射鏡對28的最低動作電壓Vdd_min可用以下的公式來表不。
[0144]Vdd_min = Vtp+Vds_sat+Vc (式 I)
[0145]例如，如果是通常的0.18微米世代的處理工藝，則可將Vtp設定為0.6V左右、將Vds_sat設定為0.15V左右。因而，如果將Vc設定為0.1V，則根據(jù)式I可得知Vdd_min為
0.85V左右。
[0146]如以上所說明過的，在本實施例中，連接使用了電流負載電路的第I級放大級和使用了差動電路的第2級放大級，并將向這些放大級的輸入設定于接地電平附近，由此可使各放大級的動作點為低電壓。也就是說，本實施例涉及的讀出電路20成為適于低電壓動作的構成。
[0147]實施例3
[0148]接著，作為實施例3，對在實施例2的構成中追加了筘位晶體管對的讀出電路進行說明。圖4是實施例3涉及的讀出電路的電路圖，是實施例1所示的讀出電路的等效電路圖。
[0149]讀出電路300包括具有一對N溝道晶體管36a、36b的筘位晶體管對36。筘位晶體管對36分別被插入?yún)⒖紓容斎?2、存儲器單元側輸入21。具體是，反射鏡電流輸入漏極33經(jīng)由N溝道晶體管36a的漏極及源極而與參考側輸入22連接。反射鏡電流輸出漏極34經(jīng)由N溝道晶體管36b的漏極及源極而與存儲器單元側輸入21連接。N溝道晶體管36a、36b各自的柵極被共同地連接筘位電壓輸入35。筘位晶體管對36將參考側輸入22及存儲器單元側輸入21各自的電壓限制在利用筘位電壓輸入35的電位VCLI控制的筘位電壓VCLO以下。如果將筘位晶體管對36的閾值設為Vtn，則筘位電壓VCLO可近似為VCLO =VCL1-Vtn。
[0150]作為具體的值，如果在Vtn = 0.6V的工藝中為了維持存儲器單元的可靠性而需要VCLO = 0.3V，則需要VCLI = 0.9V。另外，通常作為由基準電源生成的一定值的電壓而施加VCLI，但在使讀出電路300進行低電壓動作的情況下，也可以直接施加電源電壓。由此，可節(jié)約基準電壓源的消耗電流。作為具體的值，在前述的可靠性條件中，在VCLI為筘位晶體管對36的漏極側電位為0.3V以下時的電源電壓VDD及電源電壓VDD為0.9V時中的較高一方的電源電壓VDD以下的情況下，可設為VCLI = VDD。
[0151]關于本實施例中的讀出動作的定時，與實施例1同樣。
[0152]如以上所說明過的，在本實施例中，通過將筘位晶體管對36插入作為第I級放大級的電流反射鏡對28的輸入輸出，從而可將施加給存儲器單元的電壓控制在所希望的電壓以下，可抑制讀出時產(chǎn)生的向電阻變化元件施加高電壓、即弱的寫入。再有，由于施加給位線的電壓的振幅為箝位電壓VCLI以下，故可削減耗電。還有，在低電壓動作中，由于可向箝位電壓輸入35直接施加電源電壓，故可實現(xiàn)低耗電化。
[0153]此外，優(yōu)選向筘位電壓輸入35施加筘位電壓VCLI，以使存儲器單元側輸入21及參考側輸入22的輸出電壓為500mV以下。
[0154]實施例4
[0155]接著，作為實施例4，對在實施例3的構成中追加了第2均衡晶體管的讀出電路進行說明。圖5是實施例4涉及的讀出電路的電路圖，是實施例1所示的讀出電路的等效電路圖。
[0156]讀出電路400在參考側輸入22及存儲器單元側輸入21之間具備具有N溝道晶體管的第2均衡晶體管40。向第2均衡晶體管40的柵極輸入均衡信號23。這樣，通過在筘位晶體管對36的輸入輸出雙方設置第I及第2均衡晶體管29、40，從而參考側輸入22及存儲器單元側輸入21各自所連接的位線間的寄生電容的充放電變成高速，因此可使均衡精度提高。另外，本實施例中的讀出動作的定時與實施例1同樣。
[0157]實施例5
[0158]接著，作為實施例5，對在實施例4的構成中追加了交叉耦合晶體管對的讀出電路進行說明。圖6是實施例5涉及的讀出電路的電路圖，是實施例1所示的讀出電路的等效電路圖。
[0159]交叉耦合晶體管對50具有2個N溝道晶體管50a、50b。N溝道晶體管50a的漏極與第I讀出輸出26連接，N溝道晶體管50b的漏極與第2讀出輸出27連接。N溝道晶體管50a、50b各自的源極與接地連接。N溝道晶體管50a的柵極與N溝道晶體管50b的漏極連接，N溝道晶體管50b的柵極與N溝道晶體管50a的漏極連接。
[0160]關于本實施例涉及的讀出動作的定時，與實施例1同樣。
[0161]以下，對交叉耦合晶體管對50的動作進行說明。在實施例1所記載的第2積分期間內(nèi)，在第I讀出輸出26與第2讀出輸出27的電位均為N溝道晶體管50a、50b的閾值以下的情況下，交叉耦合晶體管對50為切斷狀態(tài)，并不起作用。若第I讀出輸出26及第2讀出輸出27的任一個超過閾值，則柵極連接超過了閾值的讀出輸出的N溝道晶體管成為導通狀態(tài)，未超過閾值的讀出輸出被下拉至接地。由此，處于浮動狀態(tài)的低電平側的輸出由晶體管驅動，噪聲耐性提高。
[0162]如以上所說明過的，在本實施例中，第I及第2讀出輸出26、27中成為高電平的一方由差動晶體管對31保持于VDD側，成為低電平的一方由交叉耦合晶體管對50保持于接地側。由此，噪聲耐性提高。再有，因為讀出輸出的電壓的振幅也是穩(wěn)定的，故能可靠地進行信號向次級的移交。還有，由于根據(jù)讀出輸出的變化而自動地使交叉耦合晶體管對50有效，故第2積分期間的設定變得容易起來。
[0163]實施例6
[0164]接著，作為實施例6，說明針對實施例5的構成將電流反射鏡對28的輸入輸出反轉的讀出電路。圖7是實施例6涉及的讀出電路的電路圖，是實施例1的讀出電路的等效電路圖。關于本實施例涉及的讀出動作的定時，與實施例1同樣。在此，對包括電流反射鏡對28的第I級放大級的構成進行說明。[0165]在讀出電路600的電流反射鏡對28中，反射鏡電流輸入漏極33與存儲器單元側輸入21連接，反射鏡電流輸出漏極34與參考側輸入22連接。P溝道晶體管28a的漏極形成反射鏡電流輸出漏極34。再有，P溝道晶體管28b的漏極與柵極被連接而成為二極管連接的構成，由此形成反射鏡電流輸入漏極33。由此，可決定電流反射鏡的偏置電流。在上述的各實施例中，由于參考側是反射鏡電流輸入漏極33，故能與存儲器單元的電阻變化元件的電阻值無關地供給一定的偏置電流。但是，在本實施例中，由于存儲器單元側連接著反射鏡電流輸入漏極33，故電流反射鏡的偏置電流根據(jù)存儲器單元的電阻變化元件的電阻值而變動。
[0166]使用圖8對低電壓下的電流反射鏡對28的動作進行說明。圖8是圖7所示的電流反射鏡對的動作的說明圖。圖8的縱軸表示電流反射鏡對的漏極電流IDS、橫軸表示漏極電壓VDAT。漏極電壓VDAT對應于圖7中的存儲器單元側輸入21及參考側輸入22的輸出電壓。
[0167]如果將電流反射鏡對28的動作近似為低電壓下的直流動作，則電流反射鏡對28的輸入電流等于存儲器單元側的P溝道晶體管28b的IV特性162和存儲器單元側輸入21的等效電阻的IV特性(166及167)的交點的漏極電流。依據(jù)存儲器單元側的等效電阻的電阻值來決定這些交點。例如，在存儲器單元的電阻變化元件為低電阻狀態(tài)(LRS)時，根據(jù)存儲器單元側的P溝道晶體管28b的IV特性162和存儲器單元側輸入21的等效電阻(LRS)的IV特性167的交點F來決定輸入電流。再有，在存儲器單元的電阻變化元件為高電阻狀態(tài)(HRS)時，根據(jù)存儲器單元側的P溝道晶體管28b的IV特性162和存儲器單元側輸入21的等效電阻(HRS)的IV特性166的交點C來決定輸入電流。
[0168]交點F表示參考側的P溝道晶體管28a的動作點，交點F的漏極電壓表示低電阻時(LRS)的輸出電壓DAT171。交點C表示參考側的P溝道晶體管28a的動作點，交點C的漏極電壓表示高電阻時(HRS)的輸出電壓DAT170。再有，這些電壓相當于參考側的P溝道晶體管28a的柵極電壓。通過交點F的參考側的P溝道晶體管28a的IV特性(LRS) 163、及通過交點C的參考側的P溝道晶體管28a的IV特性(HRS) 164表示參考側的電流負載電路的特性。這些電流負載電路的特性和參考側輸入22的等效電阻的IV特性165的交點E及交點D分別表示低電阻時(LRS)的輸出電壓REF173、高電阻時(HRS)的輸出電壓REF172。
[0169]交點E與交點F的漏極電壓的差分表不電阻變化兀件為低電阻狀態(tài)時的輸出電壓的振幅，交點C與交點D的漏極電壓的差分表示電阻變化元件為高電阻狀態(tài)時的輸出電壓的振幅。與未將電流反射鏡對的輸入輸出反轉的情況、也就是說與圖6所示的構成進行比較，本實施例涉及的電流反射鏡對28在電阻變化元件為低電阻狀態(tài)時以更大的漏極電流的偏置進行動作，因此可增大輸出電壓。相反，在高電阻狀態(tài)下由于漏極的偏置電流下降，故輸出電壓變小。
[0170]因而，本實施例的構成對于在針對存儲器單元進行寫入時的校驗讀出中高精度地判定電阻變化元件處于低電阻狀態(tài)的狀況來說是有用的。但是，僅利用本實施例的構成，高電阻側的讀出精度有可能下降，因此可將電流反射鏡對28變更為例如圖6及圖7所示的構成，在使用模擬開關來執(zhí)行低電阻狀態(tài)下的校驗動作等的情況下只要有選擇地使用本實施例的構成即可。
[0171]如以上所說明過的，在本實施例中，通過將電流反射鏡對28的輸入輸出與圖6所示的構成反轉連接，從而尤其可改善第I級放大級中的低電阻狀態(tài)的讀出精度。
[0172]實施例7
[0173]接著，作為實施例7，對在實施例5的構成中將第I級放大級的輸出節(jié)點變更到低電壓側的讀出電路進行說明。圖9是實施例7的讀出電路的電路圖，是實施例1的讀出電路的等效電路圖。關于本實施例涉及的讀出動作的定時，與第I實施例同樣。
[0174]讀出電路700中，筘位晶體管對36的源極側與差動晶體管對31的差動輸入0R、OD連接。具體是，P溝道晶體管31a的柵極與第2均衡晶體管40的漏極連接，P溝道晶體管31b的柵極與第2均衡晶體管40的源極連接。
[0175]在這種構成中，設想電源電壓VDD足夠低且筘位晶體管對36處于非飽和狀態(tài)的情況。該情況下，筘位晶體管對36的源極側并未被固定電位，而是產(chǎn)生將漏極側的電壓向接地側電平移位而得到的電位。構成差動晶體管對31的P溝道晶體管31a、31b的柵極驅動電壓增大，可提高漏極電流，可使差動晶體管對31以更低的電壓動作。在無需更低電壓下的動作的情況下，可使動作速度高速化。
[0176]如以上所說明過的，在本實施例中，在以低電壓動作時可實現(xiàn)第2級放大級、即差動晶體管對31的動作的高速化、或擴展其動作電壓的下限值。
[0177]實施例8
[0178]接著，作為實施例8，對最適合于使實施例5的構成中的第I均衡晶體管進行低電壓動作的情況下的讀出電路進行說明。圖10(a)是實施例8涉及的讀出電路的電路圖，是實施例1的讀出電路的等效電路圖。關于本實施例涉及的讀出動作的定時，與第I實施例同樣。
[0179]在讀出電路800中，用圖10(b)所示的CMOS開關29來構成第I均衡晶體管29，用N溝道晶體管來構成第2均衡晶體管40。均衡信號23 (EQ)與第2均衡晶體管40的柵極和CMOS開關29的控制端子C連接。將P溝道晶體管29a與N溝道晶體管29b并聯(lián)連接來構成CMOS開關29?？刂贫俗覥與N溝道晶體管29b的柵極連接，并且由變換器29c反轉后與P溝道晶體管29a的柵極連接。因而，控制端子C為高電平時可控制為兩晶體管29a、29b處于導通狀態(tài)。以后的實施例中所言及的CMOS開關29是與本實施例同樣的構成。
[0180]在均衡信號23為高電平時，作為均衡電路的CMOS開關29、及第2均衡晶體管40均成為導通狀態(tài)，開始均衡動作。作為動作電壓的一例，在將讀出電路800的電源電壓設想成低電壓(Vdd = 0.9V)、將晶體管的閾值設想成Vtn = Vtp = 0.4V的情況下，CMOS開關29兩端(端子A與端子B之間)的電平為0.45V、N溝道晶體管29b的漏極-源極電壓Vds為0.3V左右。因而，為了利用第I均衡晶體管29高精度地進行均衡，作為第I均衡晶體管29而使用CMOS開關29,是適當?shù)摹Ａ硪环矫?，為了利用?均衡晶體管40聞精度地進行均衡，作為第2均衡晶體管40，即便使用P溝道晶體管，也不會因閾值的關系而動作，因此使用N溝道晶體管是有效的。
[0181]如以上所說明過的，在本實施例中，在低電壓動作時分開使用均衡晶體管，由此可在有效利用面積的同時實現(xiàn)高均衡精度。
[0182]實施例9
[0183]接著,作為實施例9，對可降低實施例8的構成中的電流反射鏡對的消耗電流的讀出電路進行說明。圖11是本實施例9涉及的、具備低消耗電流型電流反射鏡對的讀出電路的電路圖，是實施例1的讀出電路的等效電路圖。
[0184]讀出電路900取代實施例8的構成的電流反射鏡對28而具備低消耗電流型的電流反射鏡對901。電流反射鏡對901在構成通常的電流反射鏡的P溝道的電流反射鏡晶體管28a、28b的基礎上,還具備柵極上拉晶體管(gate pull up transistor)90與柵極偏置晶體管(gate bias transistor)91。
[0185]柵極上拉晶體管90由P溝道晶體管構成，對電流反射鏡對901的P溝道晶體管28a、28b的柵極間與電源VDD的連接進行控制。
[0186]柵極偏置晶體管91由CMOS開關(參照圖10 (b))構成。CMOS開關被插入至對被輸入?yún)⒖茧娏鞯姆瓷溏R電流輸入漏極33和P溝道晶體管28a的柵極進行連接的路徑上。P溝道晶體管28a的漏極經(jīng)由CMOS開關而與柵極連接，由此可實現(xiàn)二極管連接。根據(jù)關閉信號92互補地控制CMOS開關及柵極上拉晶體管90的柵極。
[0187]具體是，在關閉信號92為高電平時，柵極偏置晶體管91成為導通狀態(tài)、柵極上拉晶體管90成為非導通狀態(tài)，電流反射鏡對28能夠供給電流。在關閉信號92為低電平時，柵極偏置晶體管91成為非導通狀態(tài)、柵極上拉晶體管90成為導通狀態(tài)，電流反射鏡對切斷電流供給。第I放電晶體管對30為導通狀態(tài)時，關閉信號92被控制成低電平，可切斷經(jīng)由第I放電晶體管對30而向接地流動的過剩電流。
[0188]接著，使用圖12對本實施例涉及的讀出電路的具體動作進行說明。圖12是對本實施例涉及的讀出電路的動作進行說明的波形圖。
[0189]在圖12中，在讀出動作開始定時TO開始讀出動作。然后，在讀出電路動作開始定時Tl開始讀出電路900的動作。讀出動作在讀出動作結束定時T6完成。
[0190]在定時TO以前，關閉信號92 (N0F0)為低電平、第I放電信號24 (DISCI)為高電平，差動晶體管對31的柵極(0R、0D)被放電成接地電平。電流反射鏡對901切斷，不會消耗無用的電流。再有，均衡信號23 (EQ)為高電平，差動晶體管對31的柵極(0R、0D)處于短路狀態(tài)。進而，第2放電信號25(DISC2)為高電平，差動晶體管對31的漏極(0A、0B)被放電成接地電平。
[0191]在定時T0，由用于自非易失性存儲器陣列中選擇存儲器單元的列選擇信號及行選擇信號、以及其他的控制信號構成的單元選擇信號130(WL/CS)進行邏輯變遷，由此開始讀出動作。
[0192]到定時Tl為止存儲器單元的選擇等結束。在定時Tl，關閉信號92 (N0F0)變?yōu)楦唠娖?、第I放電信號24 (DISCI)變?yōu)榈碗娖?，電流反射鏡對901變?yōu)閷?。差動晶體管對31的柵極(0R、0D)的電位被保持為相同電位，同時上升。通過將這些電位保持為同電位，從而可將參考側輸入22及存儲器單元側輸入21所連接的列選通器或位線的浮游電容充電成同電位。由此，可縮小參考側輸入22及存儲器單元側輸入21的電容失配引起的電壓失配。
[0193]自定時Tl起經(jīng)過了均衡期間140之后，均衡信號23(EQ)變遷為低電平，均衡狀態(tài)被解除。若均衡狀態(tài)被解除，則在差動晶體管對31各自的柵極電位、即OR與OD上開始產(chǎn)生差分電壓V0DIF。
[0194]在定時T2均衡狀態(tài)被解除后，在經(jīng)過了第I積分期間138的定時T3，第2放電信號25(DISC2)變遷為低電平，差動晶體管對31的漏極(0A、0B)的放電狀態(tài)被解除，差動晶體管對31的漏極的充電開始。由此，OA及OB開始上升至各自的電位電平。通過將此時刻的VODIF設定成比差動晶體管對31的偏差電壓還大的值，從而可防止誤動作。
[0195]在差動晶體管對31的漏極(0Α、0Β)之中的一個電位超過了交叉耦合晶體管對50的閾值Vtn的情況下，另一電位被下拉至接地。
[0196]在定時T3，自差動晶體管對31的漏極(0Α、0Β)的放電狀態(tài)被解除后，在經(jīng)過了第2積分期間139的定時T4及其后的定時T5的期間，差動晶體管對31的漏極(0Α、0Β)通過采樣信號136 (CAP)而被取入采樣電路(圖11中未示出)，并被保持作為數(shù)據(jù)輸出137 (DATA)。第2積分期間139被設定成差動晶體管對31的漏極(0A、0B)之中的一個電位超過交叉耦合晶體管對50的閾值Vtn且另一電位被下拉至接地所需的時間。
[0197]如以上所說明過的，在本實施例中，通過根據(jù)放電信號24、25的定時來控制關閉信號92，從而實現(xiàn)低消耗電流。再有，借助均衡動作可防止電容失配引起的誤動作，可提高讀出精度。進而，通過設置第I積分期間138，從而可防止第2級放大級的輸入偏差引起的誤動作，可提高讀出精度。尤其是，由于在低電壓下電容失配或輸入偏差的影響增大，故對于進行低電壓動作的讀出電路而言本實施例是有用的。
[0198]另外，在本實施例中，在讀出動作結束定時T6，雖然使關閉信號92、第I放電信號24和均衡信號23同時變遷至初始狀態(tài)，但也可以在數(shù)據(jù)輸出137剛剛確定后使這些信號變遷。由此，可削減電流反射鏡對28的消耗電流。
[0199]實施例10
[0200]接著，作為實施例10，對使實施例9的構成中的電流反射鏡對的電流驅動能力可變的情況下的讀出電路進行說明。圖13是實施例10涉及的具備了電流驅動能力可變的電流反射鏡對的讀出電路的電路圖，是實施例1的讀出電路的等效電路圖。
[0201]讀出電路1500取代實施例9的構成的電流反射鏡對901而具備電流驅動能力可變的電流反射鏡對1501。對于本實施例中的讀出動作而言，與實施例9同樣。
[0202]電流反射鏡對1501具有2個P溝道晶體管對L、S、2個柵極上拉晶體管90a、90b和2個作為柵極偏置晶體管的CMOS開關91a、91b。向電流反射鏡對1501輸入2個關閉信號 SlOO(N0F2)、LlOl(NOFl)。
[0203]P溝道晶體管對L由P溝道晶體管28a、28b構成，P溝道晶體管對S由P溝道晶體管28c、28d構成。P溝道晶體管28a、28b和P溝道晶體管28c、28d的尺寸是不同的。P溝道晶體管28a、28c和反射鏡電流輸入漏極33并聯(lián)地連接，P溝道晶體管28b、28d和反射鏡電流輸出漏極34并聯(lián)地連接。
[0204]柵極上拉晶體管90a具有P溝道晶體管，被連接于電源VDD和P溝道晶體管對S的漏極之間。向柵極上拉晶體管90a的柵極輸入關閉信號S100。
[0205]柵極上拉晶體管90b具有P溝道晶體管，被連接于電源VDD和P溝道晶體管對L的漏極之間。向柵極上拉晶體管90b的柵極輸入關閉信號LlOl。
[0206]CMOS開關91a接受關閉信號SlOO且被連接在P溝道晶體管對S的柵極與反射鏡電流輸入漏極33之間。CMOS開關91a與柵極上拉晶體管90a成對地配置。
[0207]CMOS開關91b接受關閉信號LlOl且被連接在P溝道晶體管對L的柵極與反射鏡電流輸入漏極33之間。CMOS開關91b與柵極上拉晶體管90b成對地配置。
[0208]對電流反射鏡對1501的動作進行說明。在第I放電晶體管對30為導通狀態(tài)時、也就是說N溝道晶體管30a、30b分別為導通狀態(tài)時，關閉信號S100及關閉信號LlOl被控制成低電平。由此，可切斷經(jīng)由第I放電晶體管對30而向接地流動的過剩電流。另一方面，第I放電晶體管對30為非導通狀態(tài)時、也就是說N溝道晶體管30a、30b分別為非導通狀態(tài)時，通過將至少I個關閉信號控制為高電平，從而可將電流反射鏡對1501有效化。
[0209]電流反射鏡對1501中，利用關閉信號SlOO來控制P溝道晶體管對S，利用關閉信號LlOl來控制P溝道晶體管對L。在此，構成P溝道晶體管對L的P溝道晶體管28a、28b所產(chǎn)生的電流反射鏡的驅動電流要比構成P溝道晶體管對S的P溝道晶體管28c、28d還大。
[0210]讀出電路1500在低電壓側動作時，僅使關閉信號LlOl變?yōu)楦唠娖?，或使關閉信號SlOO和關閉信號LlOl變?yōu)楦唠娖?，在電流反射鏡對1501的電流驅動能力最大的狀態(tài)下進行讀出動作。讀出電路1500在高電壓側動作時，僅使關閉信號SlOO變?yōu)楦唠娖剑陔娏鞣瓷溏R對1501的電流驅動能力最小的狀態(tài)下進行讀出動作。
[0211]根據(jù)電源電壓來變更電流反射鏡對1501的電流驅動能力的理由是，能使電流反射鏡對1501在高電壓側動作時的讀出速度提高。通常，期待高電壓側的動作速度與低電壓側的動作速度相比更高速。但是，在本實施例中，若使低電壓側的動作最佳，則為了較多的漏極電流，將電流反射鏡對1501中的P溝道晶體管對L、S的尺寸設定得非常大。由于使用了尺寸非常大的晶體管的電流反射鏡的寄生電容大，故妨礙高電壓側的高速動作。再有，因為在高電壓側電流驅動能力也過剩，故OR、OD所連接的節(jié)點產(chǎn)生較大的超射(overshoot)，需要這些的穩(wěn)定時間(緩和時間)，成為高速動作的妨礙。
[0212]關于此點，使用圖14進行說明。圖14是對本實施例涉及的讀出電路的動作進行說明的波形圖。圖14(a)表示在通過使用了最適合低電壓側的尺寸的晶體管的電流反射鏡而進行了高電壓側動作的情況下的、第I級輸出0D、OR的變化。由于剛剛充電完(放電解除定時之后馬上)就由筘位晶體管對36切斷位線電容，0D、OR超射，均衡解除定時被設定在超射的穩(wěn)定后。因而，存取時間增加超射的穩(wěn)定時間所對應的量。
[0213]圖14(b)表示:雖然是與圖1`4(a)時同樣地進行了高電壓側動作的情況，但使用了在高電壓側最佳的小尺寸的晶體管的情況下的0R、0D的變化。可知--第I級輸出0D、0R并未超射，能以所希望的水平迅速地解除均衡，高速動作成為可能。因而，在最適合低電壓側的電路中，為了在高電壓側實現(xiàn)高速動作，只要如本實施例那樣削減高電壓側中的電流反射鏡的電流驅動能力即可。
[0214]如以上所說明過的，在本實施例中，根據(jù)電源電壓使電流反射鏡所使用的晶體管的尺寸可變，由此可使電流反射鏡在較寬的電壓范圍內(nèi)高速動作。本實施例尤其對低電壓動作來說是有用的。另外，在本實施例中，雖然使用2種尺寸的晶體管來構成電流反射鏡，但也可以使用更多種類的尺寸的晶體管來構成電流反射鏡，不言而喻可獲得與本實施例同樣的效果。
[0215]實施例11
[0216]接著，對實施例11涉及的非易失性存儲器進行說明。圖15是實施例11涉及的非易失性存儲器的框圖。在圖15中，非易失性存儲器1200將非易失性存儲器陣列110、讀出用列選通器111、上述各實施例中的任一讀出電路112、改寫用列選通器113、改寫電路114、讀出用列選通譯碼器(column gate decoder) /驅動器125、行譯碼器/驅動器124、改寫用列選通譯碼器/驅動器123作為主要的構成零部件而構成。[0217]非易失性存儲器陣列110例如是ITlR型存儲器單元的陣列。ITlR型存儲器單元例如由ReRAM等非易失性的電阻變化元件120和存取晶體管118構成。作為電阻變化元件120，設想為了改寫存儲器單元的數(shù)據(jù)而需要雙向的電壓/電流施加的元件。
[0218]在非易失性存儲器陣列110中，存儲器單元的電阻變化元件側的端子和并走的位線115(B)連接，存取晶體管118的源極側的端子和并走的源極線116(S)連接。再有，按照與位線B及源極線S正交的方式配置字線126，沿字線126并走的存取晶體管118的柵極與字線126連接。選擇字線與位線B/源極線S的對并來對任意的存儲器單元進行存取。
[0219]改寫電路114經(jīng)由專用的改寫用列選通器113來選擇所希望的位線B/源極線S對。用于選擇位線B/源極線S對的選擇信號由改寫用列選通譯碼器/驅動器123生成。在改寫動作中，讀出用列選通器111被控制成非選擇。在改寫動作中，由于向位線B源極線S雙向地施加電壓，故改寫用列選通器113由CMOS開關117構成。由于改寫動作需要比讀出動作更多的電流，故CMOS開關的尺寸要比后述的讀出用的BL側N溝道晶體管121的尺寸大。
[0220]讀出電路112經(jīng)由專用的讀出用列選通器111來選擇位線B及源極線S。用于選擇位線B及源極線S的選擇信號由讀出用列選通譯碼器/驅動器125生成。在讀出動作中，改寫用列選通器113被控制成非選擇。讀出用列選通器111由與位線B連接的多個BL側N溝道晶體管121、及與源極線S連接的多個SL側N溝道晶體管122構成。由于在讀出動作時只要將全部源極線S設為接地電平即可，故SL側N溝道晶體管122無需個別地選擇源極線S。
[0221]另外，為了構成在讀出用與改寫用時共用列選通器的通常的列選通器，省略讀出用列選通器111，只要將讀出電路112與改寫電路114并聯(lián)連接即可。該情況下，讀出電路112的輸入連接多個改寫用列選通器113的CMOS開關117，連接大的寄生電容。該寄生電容成為讀出動作中的高速化、及低耗電化的妨礙。另外，將CMOS開關117分層地連接，由此可削減連接數(shù)，但成為多級連接，從電壓降的觀點出發(fā)并不是優(yōu)選的。
[0222]相對于此，如本實施例，若將列選通器分離為讀出動作用與改寫動作用，則在讀出動作時可視為寄生電容的CMOS開關的漏極是I個，因此可大幅地削減寄生電容。也就是說，本實施例是適于進行高速且低消耗電流的讀出動作的構成。尤其在低電壓下的動作中，漏極的PN結的寄生電容大，因此是有用的。
[0223]實施例12
[0224]接著，對實施例12涉及的非易失性存儲器進行說明。圖16是實施例12涉及的非易失性存儲器的框圖。在圖16中示出電路塊的配置。在非易失性存儲器1300中，讀出用列選通器111、讀出電路112、改寫用列選通器113、改寫電路114匯集配置于非易失性存儲器陣列201的位線115及源極線116的一端側。
[0225]在本實施例涉及的非易失性存儲器中，在實施例11的特征的基礎上，由于讀出用列選通器111、改寫用列選通器113的控制電路匯集配置于非易失性存儲器陣列201的一端偵牝故在布線層的自由度高的情況下可縮小電路面積。再有，在布局設計上，非易失性存儲器陣列的尺寸變更也變得容易起來。
[0226]實施例13
[0227]接著，對實施例13涉及的非易失性存儲器進行說明。圖17是實施例13涉及的非易失性存儲器的框圖。在圖17中示出電路塊的配置。在非易失性存儲器1400中，讀出用列選通器111、讀出電路112匯集配置于非易失性存儲器陣列201的位線115及源極線116的一端側。再有，改寫用列選通器113、改寫電路114匯集配置在位線115及源極線116的
另一端側。
[0228]在本實施例涉及的非易失性存儲器中，在實施例11的特征的基礎上通過隔著非易失性存儲器陣列201而分散配置讀出系統(tǒng)與改寫系統(tǒng)的電路，從而即便在布線層少的情況下也可緩和布線混雜，因此布局設計變得容易。
[0229]-工業(yè)實用性-
[0230]本發(fā)明的非易失性存儲器及其讀出電路適于低電壓動作，實現(xiàn)使用了電阻變化元件的非易失性存儲器的低電壓讀出動作。因而，對于以低電壓且低消耗電流要求非易失性存儲器的動作的便攜式設備、電源常通型的電子設備等來說是有用的。
[0231]-符號說明-
[0232]1、20、112、300、400、500、600、700、800、900、1500 讀出電路
[0233]2第I輸入
[0234]3第2輸入
[0235]4電流負載電路
[0236]5、24第I放電信號
[0237]6第I放電電路
[0238]7、23均衡信號
[0239]8均衡電路
[0240]9、26第I讀出輸出
[0241]10、27第2讀出輸出
[0242]11差動電路
[0243]12、25第2放電信號
[0244]13第2放電電路
[0245]21存儲器單元側輸入
[0246]22參考側輸入
[0247]28、901、1501電流反射鏡對
[0248]29第I均衡晶體管(CMOS開關)
[0249]30第I放電晶體管對
[0250]31差動晶體管對
[0251]32第2放電晶體管對
[0252]33反射鏡電流輸入漏極
[0253]34反射鏡電流輸出漏極
[0254]36筘位晶體管對
[0255]40第2均衡晶體管
[0256]50交叉耦合晶體管對
[0257]90、90a、90b柵極上拉晶體管(上拉晶體管)
[0258]91、91a、91b柵極偏置晶體管(CMOS開關)[0259]92、S100、LlOl 關閉信號
[0260]110、201、1000非易失性存儲器陣列
[0261]111讀出用列選通器
[0262]113改寫用列選通器
[0263]114改寫電路
[0264]1200、1300、1400非易失性存儲器。
【權利要求】
1.一種讀出電路，從包括電阻變化型存儲器單元的非易失性存儲器陣列讀出數(shù)據(jù)，其具備: 電流負載電路，其從電源向所述非易失性存儲器陣列側所連接的第I及第2輸入供給負載電流； 第I放電電路，其通過基于第I放電信號的控制，將所述第I及第2輸入的電位放電為接地電平； 均衡電路，其通過基于均衡信號的控制，將所述第I及第2輸入的電位短路而設為等電位； 差動電路，其將所述第I及第2輸入作為差動輸入來接受，并輸出作為差動輸出的第I及第2讀出輸出；和 第2放電電路，其通過基于第2放電信號的控制，將所述第I及第2讀出輸出的電位放電為接地電平。
2.根據(jù)權利要求1所述的讀出電路，其特征在于， 在該讀出電路進行讀出動作前， 所述第I放電電路依據(jù)于所述第I放電信號，將所述第I及第2輸入固定為接地電平， 所述均衡電路依據(jù)于所述均衡信號將所述第I及第2輸入設定為短路狀態(tài)， 所述第2放電電路依據(jù)于所述第2放電信號，將所述第I及第2讀出輸出固定為接地電平， 在該讀出電路進行讀出動作時， 所述第I放電電路依據(jù)于所述第I放電信號，解除所述第I及第2輸入向接地電平的固定， 所述均衡電路在所述第I放電電路進行的解除后，依據(jù)于所述均衡信號將所述第I及第2輸入的短路狀態(tài)的設定解除， 所述第2放電電路在所述均衡電路進行的解除后，依據(jù)于所述第2放電信號來解除所述第I及第2讀出輸出向接地電平的固定。
3.一種讀出電路，將電阻變化型存儲器單元的數(shù)據(jù)與參考單元進行比較而讀出，其具備: 存儲器單元側輸入，其被連接至所述電阻變化型存儲器單元； 參考側輸入，其被連接至所述參考單元； 電流反射鏡對，其具有一對P溝道晶體管，所述一對P溝道晶體管各自的源極與電源連接，一個P溝道晶體管的漏極與所述一對P溝道晶體管的柵極連接，形成與所述參考側輸入連接的反射鏡電流輸入漏極，另一 P溝道晶體管的漏極形成與所述存儲器單元側輸入連接的反射鏡電流輸出漏極， 第I均衡晶體管，其柵極接受均衡信號，漏極及源極被連接在所述電流反射鏡對中的一對P溝道晶體管的漏極間； 第I放電晶體管對，其具有一對N溝道晶體管，所述一對N溝道晶體管各自的柵極接受第I放電信號，一個所述N溝道晶體管的漏極與所述第I均衡晶體管的漏極連接，另一所述N溝道晶體管的漏極與所述第I均衡晶體管的源極連接，所述一對N溝道晶體管各自的源極與接地連接；差動晶體管對，其具有一對P溝道晶體管，所述一對P溝道晶體管各自的源極與電源連接，一個P溝道晶體管的柵極與所述第I均衡晶體管的漏極連接，另一 P溝道晶體管的柵極與所述第I均衡晶體管的源極連接，從所述一對P溝道晶體管的漏極輸出作為差動輸出的第I及第2讀出輸出；和 第2放電晶體管對，其具有一對N溝道晶體管，所述一對N溝道晶體管各自的柵極接受第2放電信號，所述一對N溝道晶體管的漏極分別與所述差動晶體管對中的一對P溝道晶體管的漏極連接，所述一對N溝道晶體管各自的源極與接地連接。
4.根據(jù)權利要求3所述的讀出電路，其特征在于， 還具備筘位晶體管對，其具有一對N溝道晶體管，所述一對N溝道晶體管各自的柵極接受筘位電壓輸入來作為輸入信號， 所述反射鏡電流輸入漏極經(jīng)由所述筘位晶體管對中的一個N溝道晶體管的漏極及源極而與所述參考側輸入連接， 所述反射鏡電流輸出漏極經(jīng)由所述筘位晶體管對中的另一N溝道晶體管的漏極及源極而與所述存儲器單元側輸入連接。
5.根據(jù)權利要求4所述的讀出電路，其特征在于， 向所述筘位電壓輸入施加電壓，以使所述存儲器單元側輸入及所述參考側輸入的輸出電壓變?yōu)?00mV以下。
6.根據(jù)權利要求4所述 的讀出電路，其特征在于， 還具備第2均衡晶體管，其具有N溝道晶體管，該N溝道晶體管的柵極接受所述均衡信號，漏極及源極被連接在所述參考側輸入及所述存儲器單元側輸入之間。
7.根據(jù)權利要求6所述的讀出電路，其特征在于， 所述差動晶體管對中的一個P溝道晶體管的柵極取代所述第I均衡晶體管的漏極而與所述第2均衡晶體管的漏極連接， 另一 P溝道晶體管的柵極取代所述第I均衡晶體管的源極而與所述第2均衡晶體管的源極連接。
8.根據(jù)權利要求3所述的讀出電路，其特征在于， 所述第I均衡晶體管由將P溝道晶體管與N溝道晶體管并聯(lián)連接而成的CMOS開關構成。
9.根據(jù)權利要求3所述的讀出電路，其特征在于， 還具備交叉耦合晶體管對，其具有第I及第2N溝道晶體管，所述第I及第2N溝道晶體管的漏極分別與所述第I及第2讀出輸出連接，且各自的源極與接地連接，所述第IN溝道晶體管的柵極與所述第2N溝道晶體管的漏極連接，所述第2N溝道晶體管的柵極與所述第IN溝道晶體管的漏極連接。
10.根據(jù)權利要求3所述的讀出電路，其特征在于， 所述反射鏡電流輸入漏極取代所述參考側輸入的連接而與所述存儲器單元側輸入連接， 所述反射鏡電流輸出漏極取代所述存儲器單元側輸入的連接而與所述參考側輸入連接。
11.根據(jù)權利要求3所述的讀出電路，其特征在于，還具備: 上拉晶體管，其具有柵極接受關閉信號，漏極與源極被連接在所述電流反射鏡對中的一對P溝道晶體管的柵極與電源之間的P溝道晶體管；和 柵極偏置晶體管，其具有CMOS開關，該CMOS開關被連接在所述電流反射鏡對中的一對P溝道晶體管的柵極與所述反射鏡電流輸入漏極之間，是將P溝道晶體管及N溝道晶體管并聯(lián)連接而構成的，且該CMOS開關接受所述關閉信號， 所述關閉信號互補地控制所述上拉晶體管中的P溝道晶體管及所述柵極偏置晶體管中的CMOS開關，以使一方處于導通狀態(tài)時另一方處于非導通狀態(tài)， 在所述第I放電晶體管對中的一對N溝道晶體管處于導通狀態(tài)時，為了使所述電流反射鏡對失效，將所述上拉晶體管中的P溝道晶體管控制為導通狀態(tài)并將所述柵極偏置晶體管中的CMOS開關控制為非導通狀態(tài)， 另一方面在所述第I放電晶體管對中的一對N溝道晶體管處于非導通狀態(tài)時，為了使所述電流反射鏡對有效，將所述上拉晶體管中的P溝道晶體管控制為非導通狀態(tài)并將所述柵極偏置晶體管中的CMOS開關控制為導通狀態(tài)。
12.根據(jù)權利要求3所述的讀出電路，其特征在于， 向所述電流反射鏡對輸入多個關閉信號， 所述電流反射鏡對具有多對P溝道晶體管， 該讀出電路還具備: 多個上拉晶體管，具有與所述多對P溝道晶體管分別對應地設置的P溝道晶體管，該P溝道晶體管的柵極接受所述多個關閉信號之中對應的I個關閉信號，且漏極與源極被連接在對應的一對P溝道晶體管的柵極與電源之間；和 多個柵極偏置晶體管，具有與所述多對P溝道晶體管分別對應地設置的CMOS開關，該CMOS開關與所述多個上拉晶體管之中的I個成對，且被連接在該對應的一對P溝道晶體管的柵極與所述反射鏡電流輸入漏極之間，將P溝道晶體管及N溝道晶體管并聯(lián)連接來構成該CMOS晶體管，該CMOS晶體管接受該成對的上拉晶體管所對應的關閉信號， 在所述第I放電晶體管對中的一對N溝道晶體管處于導通狀態(tài)時，為了使所述電流反射鏡對失效，所述多個關閉信號將分別對應的所述多個上拉晶體管中的P溝道晶體管控制為導通狀態(tài)、將分別對應的所述多個柵極偏置晶體管中的CMOS開關控制為非導通狀態(tài)， 另一方面，在所述第I放電晶體管對中的一對N溝道晶體管處于非導通狀態(tài)時，為了使所述電流反射鏡對有效，所述多個關閉信號中的至少I個將成對的所述多個上拉晶體管及所述多個柵極偏置晶體管中對應的上拉晶體管及柵極偏置晶體管中的、P溝道晶體管控制為非導通狀態(tài)、將CMOS開關控制為導通狀態(tài)。
13.根據(jù)權利要求3所述的讀出電路，其特征在于， 在該讀出電路進行讀出動作前， 所述第I放電晶體管對依據(jù)于所述第I放電信號，將所述反射鏡電流輸入漏極及所述反射鏡電流輸出漏極固定為接地電平， 所述第I均衡晶體管依據(jù)于所述均衡信號，將所述反射鏡電流輸入漏極及所述反射鏡電流輸出漏極設定為短路狀態(tài)， 所述第2放電晶體管對依據(jù)于所述第2放電信號，將所述差動晶體管對中的一對P溝道晶體管的漏極分別固定于接地電平， 在該讀出電路進行讀出動作時， 所述第I放電晶體管對根據(jù)所述第I放電信號的變遷，解除所述反射鏡電流輸入漏極及所述反射鏡電流輸出漏極向接地電平的固定， 所述第I均衡晶體管在所述第I放電晶體管對進行的解除后且經(jīng)過了所希望的均衡期間后，根據(jù)所述均衡信號的變遷，解除所述反射鏡電流輸入漏極及所述反射鏡電流輸出漏極的短路狀態(tài)， 所述第2放電晶體管對在所述第I均衡晶體管進行的解除后且經(jīng)過了所希望的第I積分期間后，根據(jù)所述第2放電信號的變遷，解除所述差動晶體管對中的一對P溝道晶體管的漏極各自向接地電平的固定， 該讀出電路在所述第2放電晶體管對進行的解除后且經(jīng)過了所希望的第2積分期間后，基于所述差動晶體管對中的一對P溝道晶體管的漏極各自的電平來判定輸出邏輯電平。
14.一種非易失性存儲器，其特征在于，具備: 權利要求1及權利要求3中任一項所述的讀出電路； 包括所述電阻變化型存儲器單元的非易失性存儲器陣列； 讀出用列選通器，其在所述讀 出電路對所述非易失性存儲器陣列所包含的所述電阻變化型存儲器單元進行的讀出動作中選擇位線或源極線，該位線或源極線用于從所述非易失性存儲器陣列中選擇所述電阻變化型存儲器單元； 改寫電路，其對所述非易失性存儲器陣列所包含的所述電阻變化型存儲器單元進行改與；和 改寫用列選通器，其在所述改寫電路對所述非易失性存儲器陣列所包含的所述電阻變化型存儲器單元進行的改寫動作中選擇位線或源極線，該位線或源極線用于從所述非易失性存儲器陣列中選擇所述電阻變化型存儲器單元。
15.根據(jù)權利要求14所述的非易失性存儲器，其特征在于， 所述讀出用列選通器由N溝道晶體管的開關構成， 所述改寫用列選通器由將P溝道晶體管與N溝道晶體管并聯(lián)連接而成的CMOS開關構成。
16.根據(jù)權利要求14所述的非易失性存儲器，其特征在于， 所述讀出電路及所述讀出電路所連接的所述讀出用列選通器、以及所述改寫電路及所述改寫電路所連接的所述改寫用列選通器被配置于所述位線及所述源極線的一端側。
17.根據(jù)權利要求14所述的非易失性存儲器，其特征在于， 所述讀出電路及所述讀出電路所連接的所述讀出用列選通器被配置在所述位線及所述源極線的一端側， 所述改寫電路及所述改寫電路所連接的所述改寫用列選通器被配置在所述位線及所述源極線的另一端側。
【文檔編號】G11C13/00GK103748631SQ201280040622
【公開日】2014年4月23日 申請日期:2012年8月20日 優(yōu)先權日:2011年8月31日
【發(fā)明者】富田泰弘 申請人:松下電器產(chǎn)業(yè)株式會社